PCIe学习笔记(26)--- PL - Electrical -- (1)

本文介绍高速串行链路中的链路训练流程,包括不同速率的支持情况及其实现方式。此外还探讨了TX和RX端的时钟偏差、SSC频率调制的应用及其参数,并对差分信号的优势进行了说明。

摘要生成于 C知道 ,由 DeepSeek-R1 满血版支持, 前往体验 >

对应章节Chapter 13 physical layer electrical


link training是以2.5G开始的

一个设备如果支持8G,必须支持2.5G,但非必须支持5G


L0 full-on state

差分电路中,保持DC common mode voltage

如果进了electrical idle则会低于一个threshold value


TX端的CAPACITOR,AC-COPULED

DC被隔离


差分电路:

噪声会同时影响两条PATH (+, -)

参考电压变化了,会影响单端,但不影响差分


TX/RX各有+300/-300ppm偏离中心频率的clock

最WORSE的情况为600PPM

则会导致,1666个CLOCK中,会多或者少一个CLOCK


SSC:

范围是+0%到-0.5% (5000pmm),就是DOWN SPREADING

envelope: 没有规定,目前使用的是sawtooth-wave pattern

调制频率为30-33KHz


Refclk这一节,没有看明白:

5G的情况下:三类Refclk

第一类: TX/RX共同的Refclk

第二类: TX的Refclk, RX没有Refclk

第三类: TX使用Refclk 1, RX使用Refclk 2

8G的情况下,有1阶CDR,与2阶CDR


评论
添加红包

请填写红包祝福语或标题

红包个数最小为10个

红包金额最低5元

当前余额3.43前往充值 >
需支付:10.00
成就一亿技术人!
领取后你会自动成为博主和红包主的粉丝 规则
hope_wisdom
发出的红包
实付
使用余额支付
点击重新获取
扫码支付
钱包余额 0

抵扣说明:

1.余额是钱包充值的虚拟货币,按照1:1的比例进行支付金额的抵扣。
2.余额无法直接购买下载,可以购买VIP、付费专栏及课程。

余额充值