CXL 为什么比 PCIe 延迟低带宽高 CXL 规范里没有具体描述与PCIe 相比低延时高带宽的原因，一开始我也很不理解，不过慢慢就有点轮廓了，做一个总结，尽量讲通俗一点，欢迎指正。与PCIe相比，CXL Flit 模式简化控制器设计，控制器其他硬件设计降低延迟， 最少 50 ns-> 25ns;Flit 模式增加了少数据量的带宽；CXL 协议包降低了数据处理逻辑，取消了排序规则以及DLLP等，节省开销;CXL 协议功能取消了内存拷贝，节省开销等；
CXL 论文总结《Direct Access, High-Performance Memory Disaggregation with DirectCXL》 提出了可直接访问的内存分解方案 DIRECTCXL，它通过 CXL 内存协议（CXL.mem）直接连接主机处理器 complex 和远程内存资源。为此，我们探索了一种实用的基于 CXL 的内存分解设计，并将其变为现实。由于目前还没有支持 CXL 的操作系统，我们还提供了 CXL 运行时软件，该软件允许用户通过纯粹的加载/存储指令分解底层内存资源。由于 DIRECTCXL 不需要在主机内存和远程内存之间进行任何数据拷贝，因此可以向用户展示远端分解内存资源的真实性能。
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