CI 输入类input

9 篇文章 0 订阅

输入类有两个目的:

  1. 为了安全,预处理输入数据。
  2. 提供helper的一些方法,取得输入数据,并预处理输入数据。

$this->input->post()

第一个参数包含你要找的 POST 项目名称:

$this->input->post('some_data');

这个函数在你要取得的项目不存在时会回传FALSE (boolean)。

额外的第二个参数让你用 XSS 过滤器处理资料。把第二个参数设定为 TRUE (boolean) 就可以启动;

$this->input->post('some_data', TRUE);

如果不带入任何参数,则回传单一阵列,该阵列包含 POST 所有资料

如果想利用 XSS 过滤全部 POST 阵列值,请将第一个参数带入 NULL,第二个参数带入布尔函数 TRUE

在 GET 阵列沒有找到任何资料,则回传false;

$this->input->post(NULL, TRUE); // returns all POST items with XSS filter
$this->input->post(); // returns all POST items without XSS filter

$this->input->get()

这个函数与post 函数相同, 只是他会取得 get 的资料;

$this->input->get('some_data', TRUE);

如果不带入任何参数,则回传单一阵列,该阵列包含 GET 所有资料

如果想利用 XSS 过滤全部 GET 阵列值,请将第一个参数带入 NULL,第二个参数带入布尔函数 TRUE

在 GET 阵列沒有找到任何资料,则回传FALSE

$this->input->get(NULL, TRUE); // returns all GET items with XSS filter
$this->input->get(); // returns all GET items without XSS filtering

  • 0
    点赞
  • 1
    收藏
    觉得还不错? 一键收藏
  • 0
    评论
在Verilog中编写I2C(Inter-Integrated Circuit)从设备的代码,通常涉及定义接口、数据传输以及响应主机命令。以下是一个简化的I2C从设备slave端的基本结构: ```verilog module i2c_slave #(parameter ADDRESS = 0x70) ( input wire clk, // I2C时钟信号 input wire sda, // SDA(数据线)输入和输出 input wire scl, // SCL(串行时钟)信号 input wire start, // I2C起始信号 input wire stop, // I2C停止信号 input wire read_write, // 读写指示信号(0=写,1=读) input wire [7:0] data_in, // 当write = 1时的数据输入 output reg [7:0] data_out // 当read = 1时的数据输出 ); // 数据缓冲区 reg [7:0] buffer; // 当处于从模式且收到起始信号时的处理 always @(posedge clk or negedge scl) begin if (start && scl == '0') begin // 初始化标志位 is_transmitting <= 1; address_phase <= 1'b1; data_phase <= 1'b0; end else if (address_phase && scl == '0') begin // 接收地址并进行比较 address <= sda; address_phase <= address_phase + 1; end else if (data_phase && scl == '0') begin // 接收数据或发送缓冲区数据 if (read_write) buffer <= data_in; else sda <= buffer; data_phase <= data_phase + 1; end else if (scl == '1') begin // 数据传输完成后处理停止信号 if (is_transmitting && !stop) begin is_transmitting <= 0; address_phase <= 1'b0; data_phase <= 1'b0; end else begin // 从设备结束响应 stop <= 1; end end end // 其他必要的同步和控制逻辑... // ... endmodule ```

“相关推荐”对你有帮助么?

  • 非常没帮助
  • 没帮助
  • 一般
  • 有帮助
  • 非常有帮助
提交
评论
添加红包

请填写红包祝福语或标题

红包个数最小为10个

红包金额最低5元

当前余额3.43前往充值 >
需支付:10.00
成就一亿技术人!
领取后你会自动成为博主和红包主的粉丝 规则
hope_wisdom
发出的红包
实付
使用余额支付
点击重新获取
扫码支付
钱包余额 0

抵扣说明:

1.余额是钱包充值的虚拟货币,按照1:1的比例进行支付金额的抵扣。
2.余额无法直接购买下载,可以购买VIP、付费专栏及课程。

余额充值