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RSS订阅原创 xilinx block design 导出、导入
IP配置会有变化，导致整个工程工作失败，遇到Processor System Reset配置发生变化，导致reset出现问题。
2024-05-17 21:45:29
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原创 Xilinx MIG PHY Calibration 仿真方法
目录1. 建立MIG example design工程2. 去掉microblaze_mcs_0.sv 的simulation选项： 3. 去掉microblaze_mcs_0.sv 的simulation选项：3. 设置综合用ddr4_0_microblaze_mcs.v文件仿真可用：4. calibration_ddr.elf 增加simulation选项：
2023-12-20 17:57:48
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原创 DDR4时序参数整理
tRAS (Active to Precharge Delay): 行选通到预充电的延迟时间，即行选通到下一次行选通开始之间的时间间隔。tRTP (Read to Precharge Delay): 读到预充电的延迟时间，即读操作完成到预充电开始之间的时间间隔。tRP (RAS Precharge Time): 行选通预充电时间，即行选通结束到下一次行选通开始之间的时间间隔。tRCD (RAS to CAS Delay): 行选通到列选通的延迟时间，即发出行地址到发出列地址的时间间隔。
2023-11-06 15:20:40
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原创 VCS 后仿问题总结
处理：如果过SDF文件中写了device delay，则会按device delay处理。如果没写device delay直接忽略就行。这个warning出现在SDF文件中标注output 到output的delay。
2023-07-23 16:45:18
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原创 CDC跨时钟域问题总结
1.metastability(亚稳态，无法确定是0还是1)造成亚稳态原因：建立保持时间违例时。setup or hold violations lead to metastable states.区别于竞争冒险，竞争冒险是组合逻辑电路问题。解决办法：单bit时，两级或三级同步。2. Reconvergence 问题（多bit数据合并，每bit延时不一致）解决办法：使数据每次只有1bit发生变化（gray encoder）。编码后原时钟打一拍，目的时钟两级同步..
2021-12-29 11:08:23
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原创 Makefile:8: *** missing separator. Stop.
出现这个错误的原因通常是tab格式错误导致的。Makefile的命令行必须以一个tab作为开头，而Makefile中变量的定义、赋值以及Makefile内定函数如$(error “strings”)都不能以TAB开头，不然make会将其作为命令来处理！常用的代码编辑器vim、sublime、vscode等有可能把TAB替换为空格，导致缺少tab。命令，用其他工具补上tab键就行了。...
2021-12-10 11:18:41
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原创 makefile = 、:=、+=区别
因为shell只认识字符串，+=就是字符串连接的意思。+=：x本来是 U； x += SB；那么运行结果就是 x为USB；= :看下面的例子： x = sb； y = u$(x) x = all运行结果x 是all y是uall将=改成:= x := sb； y := u$(x) x := all运行结果x是all y是usb怎么样？有感觉了吧。这里=的话算$(x)的时候会一直搜索到...
2021-12-10 10:23:41
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原创 AXI interleaving。
注意interleving和out of order的区别：一个burst请求是一个transaction，假设transaction的burst length=5。那么数据通道对于一个transaction来说会有5个transfer。假设2个transaction的ID分别为ID0和ID1。每个transaction之间的transfers分别为：ID0_0、ID0_1、ID0_2、ID0_3、ID0_4，每个transfer对应一个beat。out of order：ID请求序列：...
2021-11-01 17:01:30
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原创 Verilog时序优化方法
1）逻辑条件判断“A==B”和“A！=B”全部换成“!(A^B)”和“A^B”2）复杂的逻辑条件判断全部单独用一个时钟去判断，如：if(XXXXXXXXXXXXXXXXXXXX)改为如下：reg Flag;Flag <= XXXXXXXXXXXXXXXXXXXX;if(Flag)这种大小判断略微还好一些，对于减法等运算一定不能在if条件中直接计算，否则会导致很差的逻辑时序；3）如果模块数据是经过较为复杂的运算得到的，采用寄存器输出。...
2021-11-01 16:27:40
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原创 为什么Exclusive access访问？
AMBA AXI exclusive access may look simple at first glance, but as we delve deeper into it, we find the different flavors of exclusive access. The possibility of these different scenarios and combinations poses a tough challenge in verifying the critical fe
2021-08-08 23:14:18
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原创 GCC make编译时make: warning: Clock skew detected. Your build may be incomplete.
问题描述：解决办法：1、cd ~2、touch .
2021-06-28 15:25:23
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原创 sublime text 3 lincense被删除解决办法
将下面下面的内容加入到你的hosts文件127.0.0.1 license.sublimehq.com127.0.0.1 45.55.255.55127.0.0.1 45.55.41.223
2021-04-13 14:37:31
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原创 三种复位方式
一、特点： 同步复位：用Verilog描述如下： always @ (posedge clk) begin if (!Rst_n) ... end 异步复位：用Verilog描述如下： always @ (posedge clk,negedge Rst_n) begin if (!Rst_n)...
2021-03-25 11:22:28
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原创 Verilog 的向量部分位选择+：和-：
变量[起始地址 +: 数据位宽] 变量[(起始地址+数据位宽-1)：起始地址]变量[结束地址 -: 数据位宽] 变量[结束地址：(结束地址-数据位宽+1)]data[15 +: 2] data[16:15]data[15 -: 2] data[15:14]data[0 +: 8] data[7:0]data[7 -: 8] data[7:0]
2020-12-28 16:21:28
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原创 FPGA面积优化
1、什么是面积优化？虽然集成电路是有厚度的，但在单元模块的布局上，各个模块之间是平铺的关系。在完成相同逻辑功能的基础上，减少模块的数量，就可以减少所占的面积，所以叫面积优化...
2019-12-29 22:07:05
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DFI协议3.0~5.0.rar
2021-09-09
人工智能-动物产生式系统代码.c
2020-09-15
BP神经网络-蚊子识别问题.c
2020-09-15
人工智能-野人与传教士过河.c
2020-09-15
FPGA综合讲义.pdf
2020-09-15
人工智能-第四章-非经典推理.ppt
2020-09-15
Endnote-X7中文教程.ppt
2020-09-15
AXI总线中文详解讲解学习.pdf
2020-09-15
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