具于xilinx FPGA的可动态配置DDS频率控制字的DDS IP examples （使用例程）
具于xilinx FPGA的可动态配置DDS频率控制字的DDS IP核使用例程（examples ）
本examples 是月隐编写的针对DDS的使用demo，实现通过vio控制频率控制字来调整DDS的输出频率，为大家演示一个可动态配置DDS频率的例程。
例程的平台：
1） 硬件平台：XC7Z020CLG484-2
2） FPGA开发平台：vivado2017.4
3） 可仿真
Xilinx DDS IP频率控制字计算工具
在使用xilinx的dds ip产生信号时，当使用可灵活配置输出频率的时，就需要采用控制频率控制字，而本工具就是帮助使用人员更快的得到频率控制字的值。
其只需要根据名称对应项输入参数即可，得到的结果有十进制与十六进制两种，操作方便，简洁易懂。
AD9516-cfg-demo（verilog hdl编写的FPGA驱动AD9516时钟芯片的案例代码）
verilog hdl编写的FPGA驱动AD9516时钟芯片的案例代码，包含SPI的驱动代码
实现AD9516时钟芯片的配置，可根据使用例程修改项目需要的时钟配置，可直接使用。
reg-ad9516(AD9516的寄存器配置示例)
AD9516的寄存器配置示例
用于给AD9516时钟配置芯片进行成功寄存器配置的案例，可以拿来直接使用
AD9739-DEMO FPGA逻辑例程代码(包括SPI配置以及oserdes接口输出代码)
这资源是FPGA开发中用纯逻辑（VHDL）编写的关于AD9739的驱动例程代码。风格与xilinx一样，包括spi的配置以及AD9739的接口oserdes输出
xilinx FPGA的约束文件UCF转XDC的工具 (更新版)
本文用于讲解FPGA中的约束文件UCF转XDC格式工具的使用方法，方便使用人员的操作。
UCF格式是ISE工具的约束使用文件，XDC格式是VIVADO工具的约束使用文件。而硬件在设计时一般是使用cadence设计的，cadence能直接导出UCF格式的管脚约束，不能导出XDC格式，这个时候ucf转XDC工具就很有用了。
CL1680/GAD7980/AD7980 cfg （verilog hdl）
本资源是使用verilog hdl语言编写的CL1680/GAD7980/AD7980的控制时序的配置代码，实现器件的采集功能，可灵活设置sck速率，精简采集时序，读写接口时序简单。并且输出数据接口兼容AXIS接口时序。
FPGA纯逻辑端的串口自编译代码IP：yueyin-uart-ip
FPGA纯逻辑端的串口自编译代码IP：yueyin_uart_ip
yueyin_uart_ip是月隐编写的串口IP，实现串口的底层收发时序，可灵活设置奇偶校验位，数据位的位宽等参数，收发指示信号明显好用。
串口的协议为：1bit起始位，data W(8) bit 数据位，1bit停止位。
具体的串口协议时序这里不做详细介绍，若需了解请自行查找资料。
UG-180(adv7611寄存器说明文档)
UG-180(adv7611寄存器说明文档)，
主要是讲解HDMI输入芯片ADV7611的寄存器配置与含义
IIC_Register_hdmi_cs_mz7045fa(ZYNQ配置IIC寄存器例程代码)
本例程以ZYNQ-7000系列 xc7z045ffg676为例讲解IIC。
使用开发平台：米联客MZ7035FA开发板
使用开发工具：vivado 2017.4 ，SDK。
本例程简介：用ZYNQ的IIC配置ADV7611器件的寄存器配置。IIC用PS侧的资源，走EMIO即可引到PL端外接ADV7611芯片。然后使ZYNQ能接收外部输入的HDMI信号，分辨率为1920*1080*60HZ。
PL侧功能：接收HDMI的信号，并解析分辨率参数；此外并将输入的HDMI再输出作为回环验证。
PS侧功能：IIC配置，GPIO输出作为配置完成提示done信号。
备注：ADV7611是一个单输入HDMI接收器件，内置HDMI兼容型接收器，支持HDMI 1.4a规定的所有强制性3D电视格式，和最高UXGA 60 Hz、 8位的分辨率。
ug585-Zynq-7000-TRM
本资源为zynq7000系列的软件部分资源说明
ZYNQ_EMIO_demo
本资源是以ZYNQ-7000系列 xc7z045ffg676为基准，编写的EMIO的工程，包含PL侧的vivado工程以及SDK部分的软件代码。
本例程使用的开发工具为vivado2017.4.
本例程的功能说明为：
设置两个EMIO，第一个作为输出，点亮LED，让其每秒闪烁一次。
第二个作为输入，打印出输入KEY的高低电平的数值。
FDMA（DDR3 控制器）
xilinx FPGA开发中使用VIVADO来对DDR3内存进行控制器的DMA。主要是用于A7,K7,V7系列的FPGA，块控制DDR3时使用
xilinx FPGA的约束文件UCF转XDC的工具
本文用于讲解FPGA中的约束文件UCF转XDC格式工具的使用方法，方便使用人员的操作。
UCF格式是ISE工具的约束使用文件，XDC格式是VIVADO工具的约束使用文件。而硬件在设计时一般是使用cadence设计的，cadence能直接导出UCF格式的管脚约束，不能导出XDC格式，这个时候ucf转XDC工具就很有用了。
arinc-818-implementers
简略版ARINC818协议，可快速了解ARINC818的内容
AVIONICS DIGITAL VIDEO BUS (ARINC高速数字视频航空标准)
带数据格式例程的ARINC818例程；
比如RGB格式的DVI视频转ARINC818的数据格式
xilinx GTX 用DRP接口配置linerate的计算表格
表格里包括以下内容：
1）DRP的速率配置地址，填写值含义；
2）CPLL模式下的linerate与PLLCLOK的的关系；
3）3.1875GHZ的linerate速率输出与参考时钟为212.5HZ的配置例程
4）表格里的项绿色框后面的值为计算输出的值
Xilinx FPGA GTX的DRP（Dynamic Reconfiguration Port）的时序配置模块
Xilinx FPGA GTX的DRP的时序配置模块，有如下特性：
1）使用verilog hdl语言编写；
2）对DRP动态可重配置，可读可写；
3）地址数据可根据需求自己更改
4）用户端口与GT*端口分开，互补干扰
AD9516_17_18 Eval Software
时钟芯片AD9516,AD9517,AD9518的寄存器配置软件
slave_selectmap.c
xilinx FPGA远程更新之 slave selectMAP mode模式的处理器例程代码
slave_serial.c
微处理器配置FPGA程序启动的slave serial mode的例程代码
基于xilinx vivado 的DDR3 IP核扩展IP FDMA 的使用详解
本文是关于FDMA ip的使用详解，主要从ip的设置与使用两方面介绍。
FDMA 是 MSXBO(米联客的)基于 AXI4 总线协议定制的一个 DMA 控制器。 有了这个 IP 我们可以统一实现用 FPGA 代码直接读写 PL 的 DDR 或者 ZYNQ PS 的 DDR。
通过这个 IP 我们可以方便地进行 AXI4 FULL MASTER 的操作，比如我们经常要读写 DDR，那么只要挂到 AXI4 总线上就可以利用这个 IP 实现。
aurora 64B/66B ip 核设置与例程代码详解
本文是总结aurora 64B/66B ip的学习成果。主要是从ip核的设置与ip的例程代码，以及aurora的读写时序三方面来介绍aurora的使用情况。
JESD204B的AXI时序分析（对比SRIO）
本人在写JESD204B的AXI4-Lite配置接口时，发现对端口时序的理解和常规的理解不一样，因此写这篇文章以作记录，具体如下。
1.1 写时序异常
按常规理解的时序图（参照SRIO）写出来的代码，ready是因，valid是果。在仿真时发现在时钟复位配置好后，ready信号并没有按想象中一样，会先拉高来等待输入数据。ready信号是一直为0的。
检查配置情况发现配置没有错误，然后对比JESD204B ip核的demo文件仿真图，发现ready信号要先等valid信号有效后才会输出一个时钟的有效信号。这成了valid是因，ready是果。因果和常规理解的是反着的。
具体的情况见第3节。
1.2 读时序异常
按常规理解的时序为，ready准备好后，输入读取的地址并且valid有效时，ready会拉低去处理内部信号，在输出对应地址数据后，再次拉高等待下一次读取。
但是JESD204B的ip中AXI4-Lite配置接口的读aready是隔一段时间输出一个固定的2个时钟高ready。即使是在availd拉高后aready也不会根据availd拉低，依然是输出固定的2个时钟高信号。这导致我们在需要连续读取内部数据时，不能单纯的把aready当成读取下一个地址准备好的依据。
具体情况见第4节。
FPGA中DDR3编译常见问题及处理方式
FPGA编码中，ISE使用DDR3的IP核时，常见编译错误及处理方式。有如下的错误：ERROR:ngdbuild:770、ERROR:ngdbuild:924、ERROR:ngdbuild:455、ERROR:bitgen:342、ERROR:LIT:693、ERROR:place:1500
论基于candence的组装清单做法
CANDENCE是常用的绘制原理图与PCB的EDA工具之一，它几乎可以完成电子设计的方方面面，包括ASIC设计，FPGA设计，PCB设计等。今天我们来聊聊Cadence软件中使用中关于原理图的组装清单做法。
C51进制转换工具
这是一个方便的进制转换工具，2与16进制的转换，TCON的支持和不支持的位寻判断
l297_l298驱动
关于l297_l298步进电机驱动的资料，希望对大家有用
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