URL: http://blog.csdn.net/guqian110/article/details/16909627
1. ISE综合掉内部模块和信号
ISE 综合的时候会自动优化掉模块内部的一些信号,甚至是模块也有可能被综合掉...但是,有时候为了调试,在chipscope中要观察这些内部的reg和wire,这时候就需要手动设置ISE的综合选项或者在代码中添加约束。
做了一个小的工程,其中顶层模块中例化了3个相同的子模块。果然,综合以后,顶层模块中只剩下一个子模块,如图:
2. 手动设置ISE综合选项 & 代码中添加约束
Google到了几篇博客,终于学会怎么防止信号被优化掉了,ISE太智能也有弊端啊⊙﹏⊙b汗...
参考博客:
具体的方法在ISE自带的help中有介绍:
ISE菜单栏 Help -> Software Manuals -> XST User Guide for Virtex-4,Virtex-5, Spartan-3, and NewerCPLD Devices ( UG627 (v 12.4) December 14, 2010 ), 其中有keep hierarchy选项的说明和keep语法的说明。
- 右键synthesis,在综合选项里将keep hierarchy选择YES ,或者选择soft(在综合时保持层次,在实现时有利用ISE软件自动进行优化),这样有利于你从模块中找到你想抓取的信号和信号名不被更改。
- 使用keep约束
假如我们要观察的一个信号cnt:reg [10:0] cnt;,那么就按照 文档中的介绍,要保持此信号不被综合,则:
(* KEEP = “TRUE” *) reg [10:0] cnt ,或者 (* keep= “true” *) reg [10:0] cnt
这样就可以实现ChipScope的观察而不被优化掉了。
keep语法:
修改完以后,可以看到其他两个子模块没有被综合掉: