计算机组成原理
武汉科技大学计算机科学与技术学院;第三章 多层次的存储器;3.1 存储器概述;4. 按信息易失性分 ;半导体存储器类型;3.1.2 存储器的分级;各级存储器之间的关系;3.1.3 主存储器的技术指标;指 标 ;3.2 SRAM存储器;3.2.1 基本的静态存储元阵列;地址译码器 ——双译码(二级译码)x向(A0~A7 ) 、y向( A8~A14 );3.2.3 读/写周期波形图;例1:SRAM的写入时序如图。其中R/W是读/写命令控制线,当R/W线为低电平时,存储器按给定地址把数据线上的数据写入存储器。请指出该写入时序中的错误,并画出正确的写入时序图。;3.3 DRAM存储器;3.3.1 DRAM存储元的记忆原理;与SRAM相比,增加的部件:;1. 读周期、写周期——从RAS下降沿开始,到下一个RAS的下降沿为止的时间(连续两个读周期的时间间隔),通常取读周期=写周期;2. 刷新周期刷新周期:典型值2ms、8ms?16ms;某些器件可大于100ms刷新操作以行为单位进行刷新方式集中式刷新分散式刷新异步式刷新;集中刷新方式;分散刷新方式;异步刷新方式;3.3.4 存储器容量的扩充;用8K×1的存储器芯片组成8K×8位(位扩展)????;用16K×8的存储器芯片组成64K×8位(字扩展);用16K×4的存储器芯片组成64K×8 (字位同时扩展);3、存储器模块条(内存条) 类型——SD、DDR、DDR2、DDR3封装——有30脚、72脚、100脚、144脚、168脚、184脚、240脚(DDR2、DDR3)30脚——8位数据线,容量256KB~32MB72脚——32位数据总线100脚以上——既用于32位又用于64位数据总线,容量4MB~512MBDDR3单条容量可达32GB;1. FPM-DRAM(快速页模式DRAM)——程序的局部性原理页——同一行地址的所有列地址单元集合读写周期中,首先由RAS确定行地址,然后在同一页中不再改变行地址(RAS保持有效),直接由CAS选定不同的列地址;2. CDRAM(带高速缓冲存储器cache的动态存储器)——在DRAM芯片内集成一个小容量的SRAM;3. SDRAM(同步型动态存储器)SDRAM的操作要求与系统时钟同步,在系统时钟的控制下从CPU获得地址、数据和控制信息,即:它与CPU的数据交换同步于外部的系统时钟信号,并且以CPU/存储器总线的最高速度运行,不需要插入等待状态
SDRAM基于双存储体系(甚至是多体系)结构——内含两个交错的存储阵列,允许两个内存页面同时打开;[例] CDRAM内存条组成实例用8片1M×4位的CDRAM构成1M×32位(4MB)的存储模块;增加附加位(同数据位一起写入DRAM中保存);3.4 只读存储器和闪速存储器;1. 掩膜ROM;16×8位ROM阵列结构示意图;掩模ROM逻辑符号及内部逻辑框图;2. PROM(用户可编程一次);以浮栅雪崩注入型MOS管为存储元的EPROM;G1——浮置栅,无引出线;G2——控制栅,有引出线若漏极D端加约几十伏的脉冲电压,则沟道中的电场足够强,会造成雪崩,产生很多高能量电子;此时,若G2栅上加正电压,则沟道中的电子穿过氧化层注入到G1栅,使G1栅积累负电荷G1栅周围都是绝缘的二氧化硅层,泄漏电流极小,所以一旦电子注入到G1栅后,能长期保存;3. EPROM;读出——读出电路采用二维译码方式:x地址译码器的输出xi与G2栅极相连,以决定T2管是否选中;y地址译码器的输出yi与T1管栅极相连,控制数据是否读出;当片选信号CS为高电平时,方能读出数据写“0”——xi和yi选择线为高电位,P端加20多伏的正脉冲,脉冲宽度为0.1~1ms;EPROM实例——2716为例容量:2K ×8位,地址线11根:7条X译码、4条Y译码数据线8根D7~D0 ;带输出缓冲器;2716工 作 模 式;4. 电擦除可编程E2PROM(Electrical EPROM);4. EEPROM;——高密度非易失性的读/写存储器既有RAM的优点,又有ROM的优点;“0” :当控制栅加足够的正电压,浮空栅将储存许多电子而带负电——定义为存储元处于0状态“1” :控制栅不加正电压时,浮空栅只有少许电子或不带电荷——定义为存储元处于1状态;所有存储元的原始状态为“1”编程(写)操作:使某些存储元改写成“0”——控制栅C上加正电压;保持“1” 的存储元,控制栅不加正电压一旦存储元被编程,存储的数据可保持100年之久;读取操作:控制栅加正电压,浮空栅上的负电荷量将决定MOS管是否导通;若存储元原存1,晶体管导通,读出电路检测到有电流 ;若原存0,晶体管不导通,无电流
擦除操作: