本文通过ddio接收模块的例子，探讨了在TimeQuest中约束输入延迟时，如何正确理解和使用`delay_fall`与`clock_fall`。错误地理解`fall`导致了不必要的路径分析，而`-clock_fall`才是表示基于时钟下降沿的输入延迟。文章强调了设置`rise`和`fall`选项对于约束精度的重要性，尤其是在高速和苛刻的应用场景中。
这篇我想分享一个之前在用TimeQuest约束双边沿模块的input
delay时犯得一个错误，有人看了可能会觉得傻傻的，什么眼神，falling delay和 falling
clk怎么会分不清呢，字面意思好区分，可要深究在约束里的具体含义，还得花点功夫，下面以ddio接收模块为例说明它们的含义以及碰到的一些问题。
ddio接收模块为双边沿工作模式，如图一所示，ddio_in接入DFFH和DFFL，时钟下降沿DFFL锁存DL，但不立刻输出，直到时钟上升沿高电平使能latch时输出，同时DFFH在上升沿锁存输出DH，和DL拼接成输出数据，这样就实现了对双边沿输入数据的采样输出。
图一
其时序特性是，上升沿发送的数据下降沿采样，下降沿发送的上升沿采样，工作波形如图二所示，需要施加约束才能正确的双边沿采样。
图二
首先用create_clock创建输入时钟频率为100MHz的ddio_clk_s，然后用set input
delay关联输入数据ddio_in和输入时钟ddio_clk_s，设置延迟为2ns，查看IO
Timing，发现TimeQuest分析了两条路径如图三所示，一条是上升沿到下降沿，这是我们想要的，另一条是上升沿到上升沿，这不是我们需要的，而且还没有下降沿到上升沿的路径，看来这种简单的约束方式明显存在问题。
图三
set input
delay默认是基于时钟上升沿设置，TimeQuest不清楚用户的真实使用情况：上升沿发出的ddio_in数据到底是
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