计算机组成原理LIR,计算机组成原理模型机实验报告材料.doc

《计算机组成原理模型机实验报告材料.doc》由会员分享，提供在线免费全文阅读可下载，此文档格式为doc，更多相关《计算机组成原理模型机实验报告材料.doc》文档请在天天文库搜索。

1、实验六计算机系统综合设计与实现一、实验目的1、深入理解计算机系统工作的基本原理，建立整机概念。2、融会贯通计算机组成原理课程的容，通过知识的综合运用，加深对计算机系统各模块的工作原理及相互联系的认识。3、培养科学研究的独立工作能力，取得工程设计与组装调试的实践经验。二、实验要求1、将已经设计的运算器、存储器和控制器连接，构建完整的计算机系统；2、编写一段可以实现一定功能的指令程序，进行计算机整机系统功能的验证。3、所有任务要求功能仿真和必要的验证。实验完成后，一周提交实验报告。三、 实验设备PC机+ QuartusⅡ10.0 + FPGA(DE2-115)+TEC-8实验箱四、计算机系统(TEC-8)综合逻辑框图硬连线控制器控制信号切换电路ALU A端口B端口C Z R0 R1 R2 R3 IR PC AR 双端口RAM DBUS 五、实验任务1、将实验二的运算器、实验三的存储器和实验五。

2、的控制器连接，构建完整的计算机系统；2、计算机整机系统功能测试，进行功能仿真和时序仿真并在DE2-115上验证。(1)根据指令系统，编写一段可以实现一定功能的程序，要求：有一个合理的运算功能和逻辑关系；指令数量：不少于8条；指令类型：停机、跳转、RR、读存、写存、算术和逻辑运算；(2)将指令程序手工汇编成二进制代码；(3)理论上设置寄存器的初值，并计算程序执行后的结果；(4)将指令程序的二进制代码存入存储器RAM中；(5)将需要的运算数据初值存入寄存器R0-R3中；(6)进行程序连续运行的功能仿真和时序仿真，将仿真运算结果与理论计算结果进行比较。六、实验步骤实验电路图子模块(1)tri_74244tri74244.vmodule tri_74244 (en,Din,Dout ); input en ; wire en ; input [7:0] Din; wire [7:0] Din ; 。

3、output [7:0] Dout ; reg [7:0] Dout ; always (en or Din)begin if (en)Dout<= Din ; else Dout <= 8'bzzzzzzzz; end endmodule`timescale 1 ps/ 1 psmodule tri_74244_vlg_tst();reg eachvec;reg [7:0] Din;reg en;wire [7:0] Dout;tri74244.vt`timescale 1 ps/ 1 psmodule tri_74244_vlg_tst();reg eachvec;reg [7:0] Din;reg en;wire [7:0] Dout;tri_74244 i1 ( .Din(Din), .Dout(Dout), .en(en));integer i; initial be。

4、gin i=0; Din=8'b00000000; en=0; en=1; #30 en=0; #40 en=1;end initial begin for(i=0;i<10;i=i+1) begin #10 Din=i; end end endmoduletri74244功能仿真(2)ALUALU.bdfmodolue_74181 使用quartus库中的74181模块转换为verilog文件即可de2_4de2_4.vmodule de2_4(en,in,out); input [2:1] in ; input en; output [4:1] out ; reg [4:1] out ; always (en or in) if (en) case (in) 2'b00:out=4'b0001; 2'b01:out=4'b0010; 2'b10:out=4'b0100; 2'b1。

5、1:out=4'b1000; default:out=4'b0000; endcase else out=4'b0000; endmodulede2_4.vt`timescale 1 ns/ 1 psmodule de2_4_vlg_tst();reg eachvec;reg en;reg [2:1] in; wire [4:1] out; de2_4 i1 ( .en(en), .in(in), .out(out));initial begin en=0;endinitial begin # 10 en=1;endinitial begin # 5 in=2'b00;#15 in=2'b01;#15 in=2'b10;#15 in=。省略部分。wire DRW;wire IABUS;wire INTDI;wire INTEN;wire LAR;wire LDC;wire LDZ;wire。

6、 LIAR;wire LIR;wire LPC;wire M;wire MBUS;wire MEMW;wire PCADD;wire PCINC;wire [1:0] RD;wire [1:0] RS;wire [3:0] S;wire SBUS;wire STOP;ucu_ir i1 ( .ABUS(ABUS), .ARINC(ARINC), .C(C), .CIN(CIN), .CLR_(CLR_), .CM(CM), .DRW(DRW), .IABUS(IABUS), .INS(INS), .\INT (INT), .INTDI(INTDI), .INTEN(INTEN), .LAR(LAR), .LDC(LDC), .LDZ(LDZ), .LIAR(LIAR), .LIR(LIR), .LPC(LPC), .M(M), .MBUS(MBUS), .MEMW(MEMW), .PCAD。

7、D(PCADD), .PCINC(PCINC), .RD(RD), .RS(RS), .S(S), .SBUS(SBUS), .STOP(STOP), .SWA(SWA), .SWB(SWB), .SWC(SWC), .T3(T3), .Z(Z));initial begin CLR_=0;T3=1; Z=0;C=0;INT=0;SWC=0;SWB=0;SWA=0; #30 CLR_=1; end always begin #10 T3=0; #20 T3=1; end integer i;initialbegin #40 INS=8'b10000000; for(i=144;i<145;i=i+16) begin #90 INS=i; end for(i=161;i<225;i=i+63) begin #60 INS=i; end end endmodule功能仿真：时序仿真。

8、：仿真测试1.读存储器，验证已经写入存储器指定单元的数据(SWC SWB SWA=010)从00H开始连续读00-05H，从30H开始连续读30-32HTestbench:`timescale 1 ns/ 1 psmodule tatol_vlg_tst();reg CLR_;reg INT;reg [7:0] SD;reg SWA;reg SWB;reg SWC;reg T1;reg T2;reg T3; wire [7:0] DBUS;tatol i1 ( .CLR_(CLR_), .DBUS(DBUS), .\INT (INT), .SD(SD), .SWA(SWA), .SWB(SWB), .SWC(SWC), .T1(T1), .T2(T2), .T3(T3));initial beginINT=0;CLR_=0;SWC=0;SWB=1;SWA=0;{T1,T2,T3}=100;。

9、#10 CLR_=1; SD=8'h00;#510 CLR_=0;#20 CLR_=1; SD=8'h30;endalwaysbegin#20 {T1,T2,T3}=010;#20 {T1,T2,T3}=001;#20 {T1,T2,T3}=100;endendmodule2.程序运行仿真仿真顺序：写寄存器→运行程序→读存储器30和31(存储器中的指令和数据采用mif赋初值的方法，此处不需要写入)Testbench:`timescale 1 ns/ 1 psmodule tatol_vlg_tst();reg CLR_;reg INT;reg [7:0] SD;reg SWA;reg SWB;reg SWC;reg T1;reg T2;reg T3; wire [7:0] DBUS;tatol i1 ( .CLR_(CLR_), .DBUS(DBUS), .\INT (INT), .SD(SD), .SWA(SWA), .SWB(SWB), .SWC(SWC), .T1(T1), .T2(T2), .T3(T3));initial beginINT=0;CLR_=0;SWC=1;SWB=0;SWA=0;{T1,T2,T3}=100;#40 CLR_=1; SD=8'h00;#60 SD=8'h02;#60 SD=8'h30;#60 SD=8'h31;endinitialbegin#300 CLR_=0; SWC=0; SWB=0; SWA=0;#60 CLR_=1;#600 CLR_=0; SWC=0; SWB=1; SWA=0;#20 CLR_=1; SD=8'h30;endalwaysbegin#20 {T1,T2,T3}=010;#20 {T1,T2,T3}=001;#20 {T1,T2,T3}=100;endendmodule。