一个ASIC综合脚本的例子

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第一节，综合举例    什么是综合呢？synthesis，台湾翻译为－合成，其作用就是将硬件描述语言的RTL级代码转变为门级网表。当然，现在综合技术已经很成熟了，还有推出的行为（behavioral）综合和物理（physical）综合。我们这里讨论的是逻辑（logic）综合。            综合技术是提高设计产能的一个很重要的技术，没有综合技术的发展，我们就不可能用HDL实现电路的设计，因为HDL开始是用来供电路仿真建模使用的，到了后来才把其中一部分子集作为可综合的语言，也就是我们使用的RTL CODE。很多人入门都用HDL做设计，就以为HDL就只是用来做设计的，没有看到HDL最初始的一面，所以在验证的时候，就无法用好HDL另外一部分强大的功能。有时间还是可以看看Writing Testbench这本书，增强对HDL语言在验证方面作用的了解，也是提高对HDL认识很好的补充。            我们以DesignCompiler为例子讲解综合的过程。            首先，综合就要必须要用综合库，这个你可以向厂家要，综合库可以通过.lib这个库文件转变成.db综合库，这个过程可以在DesignCompiler里面用实现，综合库里面有什么内容呢?.db 是无法阅读的，.lib是可以阅读的，里面有库的基本参数的单位，库运行的条件，各种参数，最重要的是两个部分，一个是WLM－Wire Load Model，一个Gate的定义（输入输出，功能，时序参数，面积等等）；这只是StandarCell的库，另外还有其他库，如RAM，DSP的综合库，都以.db的形式存在。            综合需要三种输入，一个是代码，一个是综合库，一个是综合脚本Script。综合脚本主要包括了一下内容，对综合工具环境的配置，对综合对象外部环境的设置(operation condiction)，对WLD的设置，对综合对象的时序的约束，综合策略，综合优化，综合报告和输出。下面给入门的人一个现成的Script例子。（tcl script） ####### Set Directary ######### set LIB typical