【连载】 FPGA Verilog HDL 系列实例--------8-3优先编码器

Verilog HDL 之 8-3优先编码器

原理：

　　在数字系统中，常常会有几个部件同时发出服务请求的可能，而在同一时刻只能给其中一个部件发出允许操作信号。因此，必须根据轻重缓急，规定好这些控制对象允许操作的先后次序，即优先级别。

　　编码器有8个输入端，3个输出端。还有一个输入使能EI，输出使能EO和优先编码器工作状态标志GS。编码器以低为有效。当EI=0 时，编码器工作；输出全为高。输入优先级别的次序为7，6，5,…,0。当某一输入端有低电平输入，且比它优先级高的输入没有低电平输入时，输出端才输出相应输入端的代码。

二、实现

在设计文件中输入Verilog代码。

 1   `timescale 1 ns / 1 ps
 2 
 3 module yxbm8_3 ( A ,I ,GS ,EO ,EI );
 4 
 5 input [7:0] I ;
 6 wire [7:0] I ;
 7 input EI ;
 8 wire EI ;
 9 
10 output [2:0] A ;
11 reg [2:0] A ;
12 output GS ;
13 reg GS ;
14 output EO ;
15 reg EO ;
16 
17 always @ ( I  or EI )
18     if ( EI )
19         begin 
20             A <= 3'b111;