使用Verilog HDL语言注意事项

1、wire和reg区别,输入输出是wire型,表示硬件线的连接,要在always模块里被赋值需要中间reg型变量,两者通过: assign 输入/输出=reg型中间变量
2、case的default后可以用空语句,default:  ;
3、组合逻辑用阻塞赋值(=,像c语言一样,语句执行完立即赋值),时序电路用非阻塞赋值(<=,模块执行完才赋值)。
4、always块注意事项:
①不要在多个always块中对同一个变量赋值;②always块的敏感信号表应该包括所有敏感信息/输入信号(即一般为等号右边的信号),用"@(*)"便可解决;
③不应包括不完整分支和不完整输出赋值;

5、修改需要有整体意思,改一点可能会牵动程序的很多内容,例如改位数时,应该把所有涉及的位数全改了,包括case里等;

6、约束文件里引脚不要多用,否则会有错误(下载板子需要);
7、仿真时需要对一些变量进行赋除值,如clk翻转,计数时一定要用initial对q赋初值等;
8、begin 和end 一点要配对;
9、always @(*)、always @(posedge clk);

。。。

转载于:https://www.cnblogs.com/kwinwei/p/9032706.html

表情包
插入表情
评论将由博主筛选后显示,对所有人可见 | 还能输入1000个字符
相关推荐
©️2020 CSDN 皮肤主题: 编程工作室 设计师:CSDN官方博客 返回首页