【连载】 FPGA Verilog HDL 系列实例--------多位数值比较器

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【连载】 FPGA Verilog HDL 系列实例  

Verilog HDL 之 多位数值比较器

 一、原理

　　在数值系统中，特别是在计算机中都具有运算功能，一种简单的运算就是比较它们的大小。数值比较器就是对两数A、B进行比较，以判断其大小的逻辑电路。

　　　　　　　　　　　　　　　　　　表1.1 多位比较器真值表

二、实现

在设计文件中输入Verilog代码

 1   `timescale 1 ns / 1
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weixin_30389003
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