SD卡WAV音乐播放器（quartus11.0）（FAT32）（DE2-115）

最新推荐文章于 2023-12-24 12:05:33 发布

weixin_30613433

最新推荐文章于 2023-12-24 12:05:33 发布

阅读量459

点赞数 2

文章标签： c/c++

原文链接：http://www.cnblogs.com/chengqi521/p/6149687.html

版权

该博客介绍了如何使用Quartus 11.0和DE2-115开发板创建一个SD卡上的WAV音乐播放器。通过将MP3转换为WAV，设置合适的采样率，然后利用WM8731音频编解码器进行播放。博主详细讲解了硬件连接、I2C协议、数据接口以及FIFO缓冲的实现，并分享了C语言编写的FAT32文件系统读取WAV文件的代码。尽管受限于SD卡速度，最高采样率只能达到8KHz，但整体实现过程清晰，适合初学者参考。

摘要由CSDN通过智能技术生成

准备工具：格式工厂，Windows录音机，SD卡（小于等于2G），音箱

　　首先，选一首MP3，用格式工场转化成WAV格式。可以看到转化后的文件变得很大，因为WAV就是AD采样值加个文件头，所以数据量巨大，这也是MP3压缩算法流行的原因。

　　将转化后的WAV文件用Windows录音机打开编辑，采样率设置为8Khz,16位立体声，然后写入到SD卡里，恩，这里提一句，可以写入任意数量的歌曲，我写的程序是播放完卡里所有的WAV文件。当然别放其他文件例如图片文件进去捣乱啊，文件系统里没有识别其他文件的过程，开学了，要忙活了就没做。

　　硬件搭建：

　　SD卡的部分就不说了，前面博客提过了。说说WM8731吧，我们管这个芯片叫霸气闪耀，因为它里面有24位的ADC和DAC，而且是CD音质，听起来感觉不错的。驱动芯片首先当然是看手册，50多页的手册，还凑合。我们关心的只有几个部分：DAC，控制接口，数据接口。先来看看它的框图：

由于我们是将SD卡里的数字数据读出来，写入DAC，所以我们不管ADC的部分，注意这三个红圈，上面的红圈是控制接口，是用户控制8731工作模式写命令的接口，接口采用I2C协议；右边的红圈是耳机输出，默认是静音，坑爹啊，这个设置一样要改，不然没声的。下面的红圈是数据接口，我们的数据数据从这里串行输入。好，明确了这些概念后，我们来看8731的控制寄存器。如下图：

8731一共11个寄存器，保守起见，每个都设置一遍最好。这里还有个坑爹的地方，开始看手册不细，被耍的够惨。这个复位寄存器，当我们写入复位命令后，8731就将所有的控制寄存器先写入0.本来一上电，8731会自己复位，并且自动配置寄存器的值，但是这个软件复位的效果和上电复位的不一样，上电复位后控制寄存器里的值不是0，而是一些默认的设置，软件复位后，所有的都是零了。

　　扯一扯I2C协议

　　I2C协议点对点传输还是比较简单的，不用考虑仲裁等乱七八糟的事。8731的I2C协议如下图所示：

注意8731的设备号是可变的，而DE2-115上已经将其固定为0X34了，最后一位是读写选择，8731是只写的，不能读，所以地址加上R/W位就是0X34。发送完8位设备地址加读写位后，接下来发送16位数据，前7位是8731内部寄存器的地址，后9位是寄存器配置的数据。每一个命令封装成24位的一帧，每次发送命令都要完整的发送：起始标志，设备号，读写位，7位寄存器地址，9位数据。

　　命令接口说完了，接下来是数据接口，这个有些麻烦。我们要写入串行的数据，就要自己写并转串的接口。数据写入有四种模式：左对齐，I2S，和右对齐，DSP模式。继续看手册：

左对齐模式，也是我采用的模式，数据在DACLRCK的下降沿后BCLK的第一个上升沿就有效。

I2S模式，数据会延迟一个BCLK才有效。

右对齐模式，就是数据最高位和DACLRCK的下降沿对齐。

不在以DACLRCK的高低电平来区分左右声道了。数据时连续的。

我们采用左对齐方式，用硬件去实现高速的并转串接口。在检测到DACLRCK的下降沿或者上升沿后，使能模16计数器，当计数器计满时，使计数使能无效。在计数过程中，将并行数据移位输出到DACDAT引脚上。模块代码如下：

/*
*this file is use to connect the dule port ram and 8731
*when the up edge of lrck,read from the ram,and when the down edge of lrck,increace the ram address
*when the up edge of bclk,shift the 64 regs,and the msb is out to the 8731 dacda pin 
*/
module data_64
(
input clk,
input rst_n,
input [31:0]q,
input bclk,
input lrck,
output q_out,
output rd_en,
output [16:0]ram_addr
);

//**************************************************************************************************
//up and down edge of lrck detect module
reg latch0;
reg latch1;
always@(posedge clk or negedge rst_n)
begin
    if(!rst_n)
    begin
        latch0<=1'b0;
        latch1<=1'b0;
    end
    else 
    begin
        latch0<=lrck;
        latch1<=latch0;
    end
end
wire up_detect;
wire down_detect;
assign up_detect=latch0 && (~latch1);
assign rd_en=up_detect;
assign down_detect=latch1 && (~latch0);

//****************************************************************************************************************
//up and down edge of bclk detect module
reg latch2;
reg latch3;
always@(posedge clk or negedge rst_n)
begin
    if(!rst_n)
    begin
        latch2<=1'b0;
        latch3<=1'b0;
    end
    else
    begin
        latch2<=bclk;
        latch3<=latch2;
    end
end
wire up;
wire down;
assign up=latch2 && (~latch3);
assign down=latch3 && (~latch2);


//************************************************************************************************************
//latch up_detect module,delay the up_detect for one clk for the data read from ram
reg write;
always@(posedge clk or negedge rst_n)
begin
    if(!rst_n)
        write<=1'b0;
    else
        write<=up_detect;
end

//*************************************************************************************************************
//64 reg module 
reg[31:0]data;
wire[23:0]gnd;
wire shift;
assign gnd=24'b0;
assign shift=1'b0;
always@(posedge clk or negedge rst_n)
begin
    if(!rst_n)
        data<=32'b0;
    else if(write)    
        data<=q[31:0];    
    else if(up && en)
        data<={data[30:0],shift};
end 
assign q_out=data[31];

//************************************************************************************************************
//ram addr generater
reg[16:0]addr;
always@(posedge clk or negedge rst_n)
begin
    if(!rst_n)
        addr<=17'b0;
    else if((addr==17'b11111_1111_1111_1111) && (down_detect ||up_detect))
        addr<=15'b0;
    else if(down_detect ||up_detect)
        addr<=addr+1'b1;
end
assign ram_addr=addr; 

//************************************************************************************************************
//counter enable module
reg en;
always@(posedge clk or negedge rst_n)
begin
    if(!rst_n)
        en<=1'b0;
    else if(cnt_over)
        en<=1'b0;
    else if(up_detect || down_detect)
        en<=1'b1;
end
//*************************************************************************************************************
//16 bits counter,count the BCLK posedge
reg[7:0]cnt;
wire cnt_over;
wire not_over;
always@(posedge clk or negedge rst_n)
begin
    if(!rst_n)
    begin
        cnt<=8'b0;
//        cnt_over<=1'b0;
    end
    else if((cnt==8'd16) && en )
    begin
        cnt<=8'b0;
//        cnt_over<=1'b1;
    end 
    else if(en && up)
    begin
        cnt<=cnt+1'b1;
//        cnt_over<=1'b0;
    end
end
assign cnt_over=(cnt==8'd16)?1'b1:1'b0;
assign not_over=~cnt_over;

endmodule

　　本来这个模块式用来从ram里读数据的，后来发现ram只能缓存很小的数据，就改用FIFO了，但是地址线没有去掉。

　　建立一个FIFO来缓冲数据，数据位宽为32位，1024*32bit大小，其实用256*32bit也可以的。利用FIFO里面的WRUSEW的最高位（就是FIFO一半满时的标记），来决定是否写入数据。如图：

写请求是软件发出的，宽度不确定，那么我们写一个模块来检测它的上升沿，在上升沿出现时，产生一个clk宽度的信号，来向fifo写入数据。clk为100M。

module wr_req_detect
(
input clk,
input rst_n,
input wr_req,
output wr_req_detect
);
reg latch0;
reg latch1;
reg latch2;
always@(posedge clk or negedge rst_n)
begin
    if(!rst_n)
    begin
        latch0<=1'b0;
        latch1<=1'b0;
        latch2<=1'b0;
    end
    else 
    begin
        latch0<=wr_req;
        latch1<=latch0;
        latch2<=latch1;
    end
end
assign wr_req_detect=latch0 && (~latch1);
endmodule

　　如果是assign wr_req_detect=latch0 && (~latch2);那么就是产生了2个clk宽度的写请求信号，具体原理不讲了，自己体会吧。

　　NIOS系统的搭建就是在SD卡系统的基础上多了几个PIO，分别是I2C的两条线，还有FIFO的数据线和写请求线。注意一个问题，FIFO的读写时钟全部同步到系统时钟，即用全局时钟来控制全局，利用使能时钟解决跨时钟域问题，用一个100M的时钟去检测几M的时钟的上升下降沿自然是没有问题的。

　　硬件就这么多可说的。

　　软件部分，FAT32文件系统，读取WAV跟读取BMP没有什么区别，只是后缀名不同而已，注意文件名不要搞太长，控制在8个字节内。直接贴代码了，我C语言是自学的，写的很菜，因为当时学汇编学的太狠了，导致写出来的C程序跟汇编一个味道，冗长，但是易懂，一看就明白。

　　头文件：

/*
 * sopc.h
 *
 *  Created on: 2011-8-10
 *      Author: Fu-xiaoliang
 */

#ifndef SOPC_H_
#define SOPC_H_
#include "system.h"
#define _LED
typedef struct
{
   
    unsigned long int DATA;
    unsigned long int DIRECTION;
    unsigned long int INTERRUPT_MASK;
    unsigned long int EDGE_CAPTURE;
}PIO_STR;
#ifdef _LED
#define SD_DA ((PIO_STR *)SD_DA_BASE)
#define SD_CMD ((PIO_STR *)SD_CMD_BASE)
#define SD_CS ((PIO_STR *)SD_CS_N_BASE)
#define SD_CLK ((PIO_STR *)SD_CLK_BASE)
#define WR_ADDR ((PIO_STR *)WR_ADDR_BASE)
#define WR_CLK ((PIO_STR *)WR_CLK_BASE)
#define WR_DAT ((PIO_STR *)WR_DAT_BASE)
#define WR_EN ((PIO_STR *)WR_EN_BASE)
#define WR_USE_W ((PIO_STR *)WR_USE_W_BASE)
#define RD_EN ((PIO_STR *)RD_EN_BASE)
#define I2C_DAT ((PIO_STR *)I2C_DAT_BASE)
#define I2C_SCLK ((PIO_STR *)I2C_SCLK_BASE)
#define LED ((PIO_STR *)LED_BASE)
#define _SD
#endif

#ifdef _SD
#define data (SD_DA->DATA)
#define cmd (SD_CMD->DATA)
#define cs (SD_CS->DATA)
#define clk (SD_CLK->DATA)
#endif
#define uc unsigned char
#endif /* SOPC_H_ */

　　主函数：

最低0.47元/天解锁文章

weixin_30613433

关注

2
点赞
踩
7

收藏

觉得还不错? 一键收藏
0
评论
SD卡WAV音乐播放器（quartus11.0）（FAT32）（DE2-115）

准备工具：格式工厂，Windows录音机，SD卡（小于等于2G），音箱　　首先，选一首MP3，用格式工场转化成WAV格式。可以看到转化后的文件变得很大，因为WAV就是AD采样值加个文件头，所以数据量巨大，这也是MP3压缩算法流行的原因。　　将转化后的WAV文件用Windows录音机打开编辑，采样率设置为8Khz,16位立体声，然后写入到SD卡里，恩，这里提一句，可以写入任意数量的歌曲，我写...
复制链接

扫一扫