timescale的问题

一部分: timescale的基础

`timescale是Verilog HDL 中的一种时间尺度预编译指令,它用来定义模块的仿真 时的时间单位和时间精度。格式如下:

`timescale  仿真时间单位/时间精度

注意:用于说明仿真时间单位和时间精度的 数字只能是1、10、100,不能为其它的数字。而且,时间精度不能比时间单位还要大。最多两则一样大。比如:下面定义都是对的

`timescale   1ns/1ps

`timescale   100ns/100ns

下面的定义是错的:

`timescale  1ps/1ns

二部分:一些仿真问题

时间精度就是模块仿真时间和延时的精确程序,比如:定义时间精度为10ns, 那么时序中所有的延时至多能精确到10ns,而8ns或者18ns是不可能做到的 

1. 当依赖于编译指示语句‘timescale时,在编译文件时,就必须按照适当的顺序以确保所有的延时都采用适当的量程和精度。

在我们验证过程中就因为pll.sv中含有timescale,我们颠倒了文件顺序而导致仿真不过的情况。

2. 在仿真编译过程中我们需要人为指定我们需要的timescale,有三种方法:

     A.使用编译指令 ‘timescale

     B.使用命令行的参数指定

     C.使用timeunit 和 timeprecision在module和package等封装关键字内部指定

   如果不指定timescale,仿真工具将使用默认的timescale (vcs 的timescale 是 1s/1s  nc 的是 10ns/1ns)

   好吧,假如我们不指定timescale,由于两种仿真工具的精度不同,那面下面的代码仿真结果也是不同的

    module test;

       initial begin

         #10ns;

         $display(“@%t  this is a test ”,$realtime);

         #10ns;

         $display(“@%t  this is a test ”,$realtime);

         #10ns;

         $display(“@%t  this is a test ”,$realtime);

end

endmodule (考虑下原因,和解决方式)

三部分:解决

timeunit 和timeprecision声明语句可以明确的为每个模块指明时间值,从而避免含糊不清。

因此,在以后的验证平台的搭建过程中,如果有特殊的精度要求,比如需要1ps的精度,推荐使用这种方式进行声明。

        timeuint 1ns;

        timeprecision 1ps;

转载于:https://www.cnblogs.com/bob62/archive/2012/11/07/2759221.html

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