FPGA底层的时钟布线以及内部layout

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全局时钟是最简单的最可预测的时钟，时钟方案：有专用的时钟输入（提供最短的始终输出延时）引脚驱动单个主时钟去控制设计项目中的每个触发器。

时钟的扇入扇出数量的处理方法：

对于全局时钟资源而言，其可以有较大时钟扇出，但对于普通的GPIO，不能太大数量的扇出，因为数量越多的话，时钟到达各期间之间的时间就不一致了，差距太大会导致时序错乱。因此我们可以采用其自带的IP核ALTCLKCTRL专用缓冲器将普通IO的时钟接入到全局时钟源中，提高其扇出时钟量，对于同源不同时钟树之间偏差问题，我们可以降低偏差已达到片内时钟同步。

FPGA的内部layout时钟按照梳状的时钟树布局，而实际上有各器件的延时，需要改进成加了DCM（PLL）的全局时钟同步的时钟树结构。

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