【FPGA_020】[Opt 31-67] Problem

vivado 使用自定义IP(axi4接口) 运行时一直报这个错误:

[Opt 31-67] Problem: A LUT2cell in the design is missing a connection on input pin I0, which is used by the LUT  equation. 

 

 

原因:上游IP或模块的输出没有驱动导致。

(或者:输出信号定义错误,或少定义接口)

 

可以打开工程目录里impl_1-->runme.log日志查看具体原因

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