【FPGA_021】修改FFT遇到的诸多问题

刚开始改的时候,我觉得挺简单的,不就是一个IP核存到ram里,然后

2018-06-27 20:31:23

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【FPGA_020】[Opt 31-67] Problem

vivado 使用自定义IP(axi4接口) 运行时一直报这个错误: [Opt 31-67] Problem: A LUT2cell in the design is missing a connection on input pin I0, which is used by the LUT  ...

2018-06-27 20:24:24

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【FPGA_019】beyond compare 解决文件一样,对比有差异的问题

beyond compare 解决文件一样,对比有差异的问题 - CSDN博客     

2018-06-27 15:25:16

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【FPGA_018】使用模板加快Verilog编码效率

使用模板加快编码效率(三)——sublime [更新] - CSDN博客  https://blog.csdn.net/k331922164/article/details/48092291

2018-06-26 14:10:37

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【FPGA_015】记录关于vivado的一些小bug吧

记录关于vivado的一些小bug吧,下次再遇到的时候,可以在这查找一下。

2018-06-23 11:55:54

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【FPGA_014】写testench时,等待上升沿语句,@(posedge clk)要用非阻塞赋值

写testench时,使用等待上升沿语句,@(posedge  clk)要用非阻塞赋值例如,激励信号为输入信号D,你的被测模块要会对此信号延迟一拍如果,你用阻塞赋值激励信号,那么你的这一拍就不会延迟,而是和激励信号完全相等,如下图的Q...

2018-06-12 19:30:26

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【FPGA_013】vivado debug 布线报错ram不够

[Place 30-640] Place Check : This design requires more RAMB36/FIFO cells than are available in the target device. This design requires 145 of such ce...

2018-06-12 10:52:45

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【FPGA_012】布线报错ram不够

[Place 30-640] Place Check : This design requires more RAMB36/FIFO cells than are available in the target device. This design requires 145 of such ce...

2018-06-12 10:52:44

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[Pfi 67-13] Hardware Handoff file z7_processing_system7_0_0.hwdef does not exist for instance z7_i/p

[Pfi 67-13] Hardware Handoff file z7_processing_system7_0_0.hwdef does not exist for instance z7_i/processing_system7_0/inst

2018-06-12 10:47:49

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【FPGA_011】AD前四个通道没有数据

 的

2018-06-12 10:36:15

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【FPGA_010】modelsim单独仿真vivado ip核

我在用vivado调用Modelsim仿真FIFO的IP时Modelsim中明显会多出一个fifo的库文件如下图:但是编译的Xilinx库中并没有这个库,所以我用modelsim单独仿真就会报错找不到这个库文件!问题解决了,单独使用modelsim进行仿真时,点击仿真按钮后在library里添加你...

2018-06-12 09:24:21

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【FPGA_009】vivado 调用modelsim仿真带FFT ip核工程

首先是编译一下vivado的仿真库点击下图的仿真库编译exe,设置好modelsim 安装路径,及仿真库存放目录,然后点击开始编译。2 配置modelsim.ini文件约十分钟后,编译完成。这时,还需配置modelsim.ini 文件(在modelsim安装路径根目录下)。右键属性,取消只读权限。...

2018-06-12 09:19:56

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【FPGA_008】在vivado里查看各个子模块所占用的资源

综合完成之后,点击综合设计-->利用率报告  ,就可以看到各个子模块所占用的资源情况

2018-06-11 21:58:21

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【FPGA_007】vivado 综合出carry4

关于carry4,有空看看下面的文章xilinx FPAG 学习分享 (1)----CARRY4原理分析(超前快速进位逻辑结构) - CSDN博客 

2018-06-11 21:32:00

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【FPGA_006】vivado 寄存器为什么会被综合为LUT??

为什么会被综合为LUT?看着密密麻麻的连线和LUT,我很是纳闷,为什么没有别综合成寄存器?

2018-06-11 21:26:39

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【FPGA_005】怎么才能避免写代码时候的粗心错误

忘写敏感列表,信号忘记定义,位宽不匹配,标点符号忘打等等,诸如此类的低级错误,对FPGA设计进度,有很大的影响,降低工作效率,。那怎么才能避免呢?这不单单是粗心的原因,因为我们总是在粗心,怎么告诫自己都不会有作用,那就形成习惯,形成固定的流程,就不会再犯这些低级的错误。流程:先定义信号,位宽,中间...

2018-06-11 21:12:53

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【FPGA_004】用vivado自带仿真工具,仿真FFTip核时,一直失败,停在检查点

[VRFC 10-516] comparison between unequal length arrays always returns FALSE ["C:/wrk/2016.4/nightly/2016_12_14_1733598/packages/customer/viv...

2018-06-11 19:35:38

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【FPGA_003】vivado 综合后查看原理图,多个模块被综合掉

问题:vivado 综合后查看原理图,多个模块被综合掉原因就是:顶层例化,连线忘记定义废了我好长时去找原因,刚开始我只查找连线连上了没,但是没有看连线是否定义,orz~写代码要逐渐形成流程习惯,形成习惯后,便不会留下这低级失误流程:首先定义信号,位宽再例化检查标点符号...

2018-06-11 13:40:50

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【FPGA_002】[Synth 8-2543] port connections cannot be mixed ordered and named

模块例化时,例化信号名后多了 一个逗号

2018-06-11 10:58:08

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【FPGA_001】用Verilog写一个数组,会耗费很多资源

不要在代码里用HDL语言去写一个数组,像下面这样注:行前的语句意思是,告诉编译器强制将此ram类推综合成分布式ram,将这句话注释掉,综合出来也是同样的结果。综合后,生成电路图如下,看那密密麻麻,错综复杂的IO线,心疼==所耗资源如下两图所示:总结:再FPGA设计电路时,尽量不要使用这种数据,要么...

2018-06-08 21:20:43

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