87. 判断：在存储体系中，CPU可以直接访问内存。( )
A. 对B. 错88. 计算机系统可以在不同的并行等级上采用流水线技术。其中，在程序步骤中采用流水技术可构成( )流水线。
A. 指令B. 算术C. 处理机D. CPU89. 两个逻辑数，x=10100001, y=10010011，则逻辑或运算 x+y=( )。
A. 10110011B. 10000001C. 00110010D. 1100110190. 在16位机中，指令格式如图，则该指令是( )。
A. 双字长RS型B. 双字长RR型C. 单字长RR型D. 单字长RS型91. 一2M＊8位DRAM芯片，其内部存储阵列设置合理的是( )。
A. 1k行＊8k列B. 1k行＊4k列C. 2k行＊4k列D. 2k行＊8k列92. 223(十进制数)化成二进制数是( )。
A. 11011101BB. 11011111BC. 1001111BD. 11010011B93. 对同一计算机系统的存储体系中不同存储器容量排序最合理的是( )。
A. cache>主存>外存B. cache>外存>主存C. 主存>外存>cacheD. 外存>主存>cache94. 指令系统是表征一台计算机( )的重要因素。
A. 速度B. 结构C. 功能D. 体系95. 74181中的M控制端为1时，( )输出被封锁，所以进行逻辑运算。
A. 全加器B. 进位C. 函数发生96. 微程序控制器中，时序信号产生器由( )、环形脉冲发生器、节拍脉冲和读写时序译码逻辑、启停控制逻辑等部分组成。
A. 时钟信号B. 时钟源C. 时钟周期D. 脉冲97. 计算机的指令可分为：微指令、机器指令和( )。
A.C语言指令B. 汇编指令C. 宏指令D. 高级指令98. 判断：同步定时适用于总线长度较短、各功能模块存取时间比较长的情况。
A. 对B. 错99. 在计数器定时查询方式下，若每次计数从上一次计数的终止点开始，则( )。
A. 设备号小的优先级高B. 每个设备使用总线的机会相等C. 设备号大的优先级高D. 设备号大的优先级低100. 在机器数( )中，零的表示形式是唯一的。
A. 真值B. 原码C. 补码D. 反码101. CPU的组成部分有运算器、控制器和( )。
A. 寄存器B. cacheC. 多路开关D. 前三个都是CPU的组成部分102. 指令寻址方式一般有两种，是顺序寻址方式和( )方式。
A. 跳跃寻址B. 相对寻址C. 段寻址D. 基址寻址103. 命中率h与( )有关。
A. 程序特点B. cache容量C. cache完成存取的总次数D. 块大小104. 下列中，( )不是对一计算机指令系统的要求。
A. 完备性B. 规整性C. 复杂性D. 兼容性105. PSW中的标志位N是( )。
A. 结果进位标志B. 结果为零标志C. 结果为负标志D. 结果溢出标志参考答案是： C本次测试是：测试试卷1. 定点计算机用来进行( )。
A. 十进制数加法运算B. 定点数运算C. 浮点数运算D. 既进行定点数运算也进行浮点数运算2. 系统总线中控制线的功能是( )。
A. 提供主存、I / O接口设备的控制信号响应信号B. 提供数据信息C. 提供时序信号D. 提供主存、I / O接口设备的响应信号3. 判断：时序信号的同步控制方式，意味着受控制部件操作完成时间相同。( )
A. 对B. 错4. PSW用来保存由算术和逻辑指令运算或测试结果的( )。
A. 状态B. 标志C. 状态和标志D. 内容5. 某机字长32位，其中1位符号位，31位表示尾数。若用定点整数表示，则最大正整数是( )。
A. +(2(31次方)-1)B. +(2(30次方)-1)C. +2(31次方)D. +2(30次方)6. 判断：数字计算机使用二进制数，它们或用电位的高、低来表示，或用脉冲的有、无来表示。
A. 对B. 错7. 两个逻辑数，x=10100001, y=10010011，则逻辑与运算 x＾y=( )。
A. 10110011B. 10000001C. 00110010D. 110011018. CPU的组成部分有运算器、控制器和( )。
A. 寄存器B. cacheC. 多路开关D. 前三个都是CPU的组成部分9. 下列中，( )是计算机低级语言。
A.C语言B. 汇编语言C. VBD. HTML10. 两个逻辑数，x=10100001, y=01111101，则x与y的逻辑异或运算结果是( )。
A. 11111101B. 00100001C. 11011100D. 0010001111. 按( )分类，存储器可分为半导体存储器和磁介质存储器。
A. 存储介质B. 存取方式C. 存储内容可变性D. 信息易失性12. 在PCI总线信号中，CLK信号功能表示( )。
A. 总线时钟线B. 复位信号线C. 停止信号线D. 锁定信号线13. 在各种异步通信方式中，( )。
A. 都需要公共时钟B. 都不需要公共时钟C. 有的需要公共时钟，有的不需要D. 以上3项都不对14. 判断：在存储体系中，CPU有时会直接访问外存。( )
A. 对B. 错15. 在cache/主存系统中，采用( )写操作策略最耗时。
A. 写回法B. 全写法C. 写一次法16. 计算机运行过程中，流水线会因各种相关而发生断流。其相关一般分类为：资源相关、数据相关和( )相关。
A. 程序B. 指令C. CPUD. 控制17. 操作数在存储器中，其地址的基地址在变址寄存器中，其地址的偏移量写在指令中，则是( )寻址方式。
A. 变址B. 段C. 相对D. 寄存器偏移18. 内存与cache之间数据交换是以( )为单位的。
A. 块B. 字C. 字节D. 位19. CPU以外的系统总线中地址线的作用是( )。
A. 只用于选择存储单元B. 由设备向主机提供地址C. 用于选择存储单元和I/O设备接口电路地址D. 以上3项都不对20. CPU与cache之间数据交换是以( )为单位的。
A. 块B. 字C. 字节D. 位21. 如果浮点数尾数用原码表示，则判断下列哪一个尾数是规格化数( )。
A. 1.10101B. 0.010111C. 1.00110D. 0.01010122. 在异步定时协议中，后一事件出现在总线上的时刻取决于前一事件的出现，即建立在( )基础上。
A. 同一时钟B. 授权C. 优先D. 应答式或互锁机制23. 对固定位数的数据，以附加位来检测出错位，欲检测到更多位出错需附加位的宽度( )。
A. 不变B. 可多或少C. 变少D. 变多24. SRAM的存储元是用构造的( )。
A. 一个MOS管B. 一个电容C. 一个触发器D. 一个电子开关25. 设X=+0.1011，则[X]补为( )。
A. 0.1011B. 1.1011C. 0.0101D. 1.010126. 操作数在存储器中，其地址的基地址在程序计数器中，其地址的偏移量写在指令中，则是( )方式。
A. 基址寻址B. 段寻址C. 相对寻址D. 寄存器偏移寻址27. 世界上第1台计算机是在( )年制造的。
A. 1935B. 1936C. 1945D. 194628. 微程序控制器中，微程序中后续微地址采用计数器方式生成，则可产生( )微地址。
A. 顺序B. 跳跃29. cache一般是由高速( )构成的。
A. SRAMB. DRAMC. FLASHD. EEPROM30. 计算机中的控制部件与执行部件通过( )联系。
A. 地址线与反馈线B. 数据线与反馈线C. 控制线与反馈线D. 执行线与反馈线31. 在微程序控制器的CPU中，一条指令的执行是通过执行多条( )来实现的，称为微程序。
A. 微指令B. 微程序C. 信号D. 微命令32. 指令是让计算机执行某种操作的( )。
A. 命令B. 程序C. 语句D. 语言33. 判断：在早期总线中，内存是总线上的唯一主控者。
A. 对B. 错34. 如图所示为双总线结构机器的数据通路，IR为指令寄存器，PC为程序计数器(具有自增功能)，M为主存(受R/＃W信号控制)，指令与数据存放其中。AR是地址寄存器，DR是数据缓冲寄存器，ALU具有加与减功能。G信号控制一个门电路。线上标注有小圈的表示有控制信号，下标i表示输入控制信号，下标o表示输出控制信号，图中省略了R1和R2的标注，未标注的是直通线。如果一指令功能是将存储器中以(R1)地址中数据读出，送入R2，那么该指令执行过程是( )。
A. R1→M,M→DR,DR→R2B. R1→AR,DR→M,DR→R2C. R1→AR,R2→DR,M→R2D. R1→AR,M→DR,DR→R235. 80X87是进行( )的协处理器。
A. 定点B. 浮点C. 复杂D. 简单36. 判断：对于某一计算机功能采用硬件方案还是软件方案实现，取决于成本、速度、可靠性和变更周期等因素。( )
A. 对B. 错37. 一16位机中指令格式如图，则该指令源地址的寻址方式是( )。
A. 直接寻址B. 寄存器寻址C. 寄存器间接寻址D. 相对寻址38. 判断：因为cache的全部功能由硬件实现，所以对程序员是透明的。
A. 对B. 错39. cache/主存系统的平均访问时间ta，我们希望其与( )尽量接近。
A. 主存的访问时间B. cache的访问时间C. 程序的运行速度D. CPU的运行速度40. 在微型机系统中，外围设备通过( )与CPU的系统总线相连接。
A. 适配器B. 设备控制器C. 计数器D. 寄存器41. 判断：如果CPU访问cache/主存系统时，没命中cache，则一定会将包含访问字的内存块调入cache。
A. 对B. 错42. 判断：PCI总线是连接各种高速的PCI设备，是一个与处理器无关的高速外围总线。
A. 对B. 错43. PCI总线的定时协议采用的是( )。
A. 同步时序协议B. 异步时序协议C. 联合时序协议D. 以上3项不正确44. 一16位机中指令格式如图，其中通用寄存器是源地址，I，X和D组成目标地址，则该指令源地址的寻址方式是( )。
A. 直接寻址B. 寄存器寻址C. 寄存器间接寻址D. 相对寻址45. 判断：在构造流水线时，子阶段的划分越小则流水线的加速比越大。
A. 对B. 错46. 在集中式总线仲裁方式中，下列说法错误的是( )。
A. 链式查询方式总线授权信号BG串行地从一个I/O接口传送到下一个I/O接口B. 链式查询方式对询问链的电路故障不敏感。C. 计数器定时查询方式，如果从“0”开始，各设备的优先次序与链式查询法相同，优先级的顺序是固定的D. 独立请求方式响应时间快47. 流水线的时钟周期定义为( )加上缓冲时间。
A. 各子任务的平均加工时间B. 各子任务加工时间之和C. 子任务中加工时间最长段的加工时间D. 子任务中加工时间最短段的加工时间48. 在cache/主存系统中，当CPU写cache命中时，修改cache的内容，同时写回主存，此种写策略称为( )。
A. 写回法B. 全写法C. 写一次法49. 下列四个选项中，( )不是单晶体管存储元的存储器。
A. FLASHB. EPROMC. SRAMD. EEPROM50. 组相联映射cache的地址映射过程如图示。假设主存容量32M＊32位，cache容量64K*32位。主存与cache之间以每块4*32位大小传送数据，采用组相联映射方式，cache中每8行为一组，则cache中CAM容量( )。
A. 4K*12位B. 4K*11位C. 16K*12位D. 2K*11位51. 对于同一CPU通路来讲，不同指令的取指令周期过程是( )。
A. 相同的B. 不同的C. 不一定相同或不相同52. 操作数写在指令中，则是( )方式。
A. 相对寻址B. 基址寻址C. 立即寻址D. 寄存器间接寻址53. 判断：只读存储器的特征是其中的内容只能读出，不能修改。( )
A. 对B. 错54. 在行波进位补码加/减器中，影响加/减器运算速度的关键因素是( )。
A. 门电路的级延迟B. 元器件速度C. 进位传递延迟D. 各位全加器速度的不同55. 一DRAM芯片内部阵列512行*1024列，其刷新周期为16ms，采用分散刷新方式，则在( )时间内必须刷新一行。
A. 16ms*512B. 16ms/512C. 16ms*1024D. 16ms/102456. 判断：在cache/主存系统中，如果一新的内存块要调入cache。只有cache的行被全部占满时，才需要产生替换。
A. 对B. 错57. 8位定点字长的字，采用2的补码表示时，一个字所能表示的整数范围是( )。
A. –128 ~ +127B. –127 ~ +127C. –129 ~ +128D. -128 ~ +12858. 对一台计算机来讲，CPU执行指令所需的CPU周期数至少是( )。
A. 1B. 2C. 3D. 459. 从DRAM存储元中读出( )是破坏性的，必须再( )。
A. 0，读出B. 1，读出C. 0，写入D. 1，写入60. 判断：在行波进位补码加/减器中，时间延迟与位数是线性增长关系。
A. 对B. 错61. 下列说法中正确的是( )。
A. 采用变形补码进行加减法运算可以避免溢出B. 只有定点数运算才有可能溢出，浮点数运算不会产生溢出C. 只有带符号数的运算才有可能产生溢出D. 只有将两个正数相加才有可能产生溢出62. 运算器是( )。
A. 控制部件B. 执行部件63. 多次可编程只读存储器分为( )和( )两类。
A. 紫外线擦除，电擦除B. 一次可编程，多次可编程C. 掩膜，可编程D. 不可编程，多次可编程64. [X]补=1.X1X2X3X4，当满足( )时，X ＜ -1/2成立。(注：X1,X2,X3,X4表示数值的第1位－第4位)
A. X1=1，X2~X4至少有一个为1B. X1=1，X2~X4任意C. X1=0，X2~X4至少有一个为1D. X1=0，X2~X4至少有一个为165. 在Intel 80486CPU中，( )cache。
A. 包含B. 不包含66. CPU主要有四方面功能，是：指令控制、操作控制、( )和数据加工。
A. 通路控制B. 时间控制C. 顺序控制D. 循环控制67. 一16位机中指令格式如图，则该指令源地址的寻址方式是( )。
A. 直接寻址B. 寄存器寻址C. 基址寄存器间接寻址D. 基址寻址68. PSW中的标志位V是( )。
A. 结果进位标志B. 结果为零标志C. 结果为负标志D. 结果溢出标志69. 已知X为整数，且[X]补 = 10011011，则X的十进制数值是( )。
A. +155B. -101C. -155D. +10170. 译码器对一条指令译码的结果是产生( )。
A. 微操作信号序列B. 指令结果C. 地址码D. 控制运算器的译码信号71. 从速度、非易失性、存储密度、在系统中的可写性等几方面比较，性能最好的存储器是( )。
A. FLASHB. SRAMC. ROMD. EEPROM72. 一2M＊8位DRAM芯片，其内部存储阵列设置合理的是( )。
A. 1k行＊8k列B. 1k行＊4k列C. 2k行＊4k列D. 2k行＊8k列73. 在定点数运算中产生溢出的原因是( )。
A. 运算过程中最高位产生了进位或错位B. 参加运算的操作数超出了机器的表示范围C. 运算结果的操作数超出了机器的表示范围D. 寄存器的位数太少，不得不舍弃最低有效位74. 控制器是( )。
A. 控制部件B. 执行部件C. 算术部件75. 总线的一次信息传送过程，大致可分为如下五个阶段，下列选项不是五阶段之一的是( )。
A. 请求总线B. 总线授权C. 寻址(目的地址)D. 信息传送和状态返回76. 作为计算机的存储介质，基本要求是介质有( )个明显区别的物理状态。
A. 1B. 2C. 4D. 877. 以下寻址方式中，( )不属于偏移寻址方式。
A. 相对寻址B. 基址寻址C. 段寻址D. 寄存器间接寻址78. 在16位机中，指令格式如图，则该指令是( )。
A. 二地址RR型B. 三地址RS型C. 二地址RS型D. 二地址SS型79. 一16位机中有一条指令宽度是16位，则该指令是( )指令。
A. 单字长B. 双字长C. 半字长D. 等长80. 两个逻辑数，x=10100001, y=10010011，则x与y的逻辑或的非是( )。
A. 01001100B. 10000001C. 00110010D. 11001101参考答案是： A本次测试是：第1和第2章10题1. 两个逻辑数，x=10100001, y=01111101，则x与y的逻辑或运算，x+y=( )。
A. 11111101B. 00100001C. 11011100D. 00100011参考答案是： A2. 某机字长32位，其中1位符号位，31位表示尾数。若用定点整数表示，则最大正整数是( )。
A. +(2(31次方)-1)B. +(2(30次方)-1)C. +2(31次方)D. +2(30次方)参考答案是： A3. 判断：计算机工作过程是在控制器控制下反复取出指令并执行指令的过程。
A. 对B. 错参考答案是： A4. 223(十进制数)化成二进制数是( )。
A. 11011101BB. 11011111BC. 1001111BD. 11010011B参考答案是： B5. 已知：x= 0.1011，y = - 0.0101，则x-y=( )。
A. 无溢出 0.0110B. 无溢出 1.0110C. 正溢D. 负溢参考答案是： C6. 判断：对于某一计算机功能采用硬件方案还是软件方案实现，取决于成本、速度、可靠性和变更周期等因素。( )
A. 对B. 错参考答案是： A7. 设 32位二进制数表示的浮点数中，符号位为1位，阶码为8位原码整数，尾数位为23位原码小数，则它所能表示的最大规格化正数为( )
A. +(2 – 2(-23次方))×2(+127次方)B. ＋[1 – 2(-23次方)]×2(+127次方)C. +(2 – 2(23次方))×2(+255次方)D. 2(+127次方) -2(23次方)参考答案是： B8. 在我国国标区位码中，每个汉字在计算机内占用( )存储。
A. 1个字节B. 2个字节C. 3个字节D. 4个字节参考答案是： B9. 如果浮点数尾数用原码表示，则判断下列哪一个尾数是规格化数( )。
A. 1.10101B. 0.010111C. 1.00110D. 0.010101参考答案是： A10. 两个逻辑数，x=10100001, y=10010011，则x与y的逻辑或的非是( )。
A. 01001100B. 10000001C. 00110010D. 11001101参考答案是： A81. 利用1M*4位的SRAM芯片，设计一容量为1M*16位的存储器，属( )扩展。
A. 字B. 位C. 字位同时D. 集中82. 一DRAM芯片内部阵列2k行*1k列，其刷新周期为16ms，采用分散刷新方式，则两行之间刷新间隔时间为( )。
A. 16ms*1kB. 16ms/1kC. 16ms*2kD. 16ms/2k83. 判断：对DRAM单元的读出是破坏性的，所以DRAM的存储元只在读出后需刷新。
A. 对B. 错84. 判断：CPU片外的cache控制逻辑一般会与主存的控制逻辑合在一起。
A. 对B. 错85. 判断：分布式仲裁不需要中央仲裁器，每个潜在的主方功能模块都有自己的仲裁号和仲裁器。
A. 对B. 错86. 判断：为了增加DRAM的可靠性，DRAM一般增加附加位存储，这增加了DRAM的成本。
A. 对B. 错87. 判断：虚拟存储器是为了解决内存不足而采取的方法。
A. 对B. 错88. 在cache/主存系统中，为了应用替换策略，特定行中每行设置一计数器，当某行命中时，其计数器值清零，其它行计数器增1。则当需要替换时，将计数值( )的行换出，称( )算法。
A. 最小，最不经常使用B. 最大，最不经常使用C. 最小，近期最少使用D. 最大，近期最少使用89. 计算机有条不紊地运行需时序信号来控制，时序信号是由( )产生的。
A. CPU时钟B. 总线时钟C. 控制器D. 时序产生器90. 总线通信中的同步控制( )。
A. 只适合于CPU控制的方式B. 只适合于内存控制方式C. 只适合于外围设备控制的方式D. 由统一时序控制91. CDRAM结构中，在读出缓冲器中数据的同时，可以对DRAM阵列进行( )。
A. 读B. 写C. 刷新D. 选择92. DRAM的输入缓冲与输出缓冲总是( )的。
A. 选通B. 互锁C. 一致D. 需刷新93. 计算机运行过程中，流水线会因各种相关而发生断流。其相关一般分类为：资源相关、( )相关和控制相关。
A. 程序B. 数据C. CPUD. 控制器94. 如图所示为双总线结构机器的数据通路，IR为指令寄存器，PC为程序计数器(具有自增功能)，M为主存(受R/＃W信号控制)，指令与数据存放其中。AR是地址寄存器，DR是数据缓冲寄存器，ALU具有加与减功能。G信号控制一个门电路。线上标注有小圈的表示有控制信号，下标i表示输入控制信号，下标o表示输出控制信号，图中省略了R1和R2的标注，未标注的是直通线。如果一指令执行过程是R2→AR,R,DR→R1,则此过程的微操作信号序列是( )。
A. R2o,ARi | R | Dro,R1iB. R2o,G,ARo | R | Dro,G,R1oC. R2o,G,ARi | R | Dro,G,R1iD. R2o,G,ARi | RW | DRo,G,R1iD. R2o,G,ARi | RW | DRo,G,R1iD. R2o,G,ARi | RW | DRo,G,R1i95. 只读存储器分为( )和( )两类。
A. 紫外线擦除，电擦除B. 一次可编程，多次可编程C. 掩膜，可编程D. 不可编程，多次可编程96. 3根地址线经译码后可选择( )个地址。
A. 3B. 6C. 8D. 997. 在当代总线结构中，整个总线分成四个部分，下列哪个选项是正确的( )。
A. 数据传送总线、数据总线、中断和同步总线和公用线B. 数据传送总线、仲裁总线、地址总线和公用线C. 数据传送总线、仲裁总线、中断和同步总线和公用线D. 控制线、仲裁总线、中断和同步总线和公用线98. 采用变形补码判溢出，当发生负溢时，其两位符号位为( )。
A. 00B. 01C. 10D. 1199. 一16位机中指令格式如图，则该指令目标地址的寻址方式是( )。
A. 直接寻址B. 寄存器寻址C. 变址寄存器寻址D. 寄存器间接寻址100. CDRAM是在动态存储器芯片中集成了一小容量的SRAM，作为( )。
A. 地址缓冲B. 数据缓冲101. 判断：一般用从内存中读取一个指令的最短时间来规定CPU周期。
A. 对B. 错102. 在cache/主存系统中，采用( )替换算法最有可能将刚拷贝入cache的行换出。
A. 最不经常使用B. 近期最少使用C. 随机103. 存储器带宽是衡量其( )的指标。
A. 容量B. 数据线宽度C. 地址位数D. 速度104. 为了表示大容量存储器，GB表示( )字节。
A. 2的10次方B. 2的20次方C. 2的30次方D. 2的40次方105. IR称为( )，存放正在执行的指令。
A. 地址寄存器B. 指令寄存器C. 数据寄存器D. 程序计数器参考答案是： B本次测试是：测试试卷1. 下列中，( )是计算机低级语言。
A.C语言B. 汇编语言C. VBD. HTML2. 利用2M*4位的SRAM芯片，设计一容量为16M*32位的存储器，需( )位地址做芯片选择。
A. 1B. 2C. 3D. 43. 采用串行接口进行七位ASCⅡ码传送，带有一位奇偶校验位为1位起始位和1位停止位，当波特率为9600波特时，字符传送速率为( )。
A. 960波特B. 873波特C. 1371波特D. 480波特4. 一16位机中指令格式如图，则该指令目标地址的寻址方式是( )。
A. 直接寻址B. 寄存器寻址C. 变址寄存器寻址D. 寄存器间接寻址5. 计算机使用总线结构的主要优点是便于实现积木化，同时( )。
A. 减少了信息传输量B. 提高了信息传输的速度C. 减少了信息传输线的条数D. 加重了CPU的工作量6. 存储体系中的外存储器主要作用是( )。
A. 与CPU交互B. 提高整个体系的速度C. 提高整个体系的容量D. 存放程序7. 接口即I/O设备适配器，具体指CPU和主存、外围设备之间通过总线进行连接的逻辑部件。
A. 对B. 错8. 按总线的逻辑结构来说，总线可分为( )传送总线和( )传送总线。
A. 单向、双向B. 内部、外部C. 算术、逻辑D. 串行、并行9. 一DRAM芯片内部阵列2048行*1024列，其刷新周期为16ms，采用分散刷新方式，则在( )时间内必须刷新一行。
A. 16ms*2048B. 16ms/2048C. 16ms*1024D. 16ms/102410. 在cache/主存系统中，采用写回法时，如果CPU写操作时不命中cache，一般( )。
A. 直接写回内存B. 将包含此地址的内存块调入cache11. 如图所示为双总线结构机器的数据通路，IR为指令寄存器，PC为程序计数器(具有自增功能)，M为主存(受R/＃W信号控制)，指令与数据存放其中。AR是地址寄存器，DR是数据缓冲寄存器，ALU具有加与减功能。G信号控制一个门电路。线上标注有小圈的表示有控制信号，下标i表示输入控制信号，下标o表示输出控制信号，图中省略了R1和R2的标注，未标注的是直通线。如果一指令执行过程是R2→AR,R1→DR,#W,则此过程的微操作信号序列是( )。
A. R2o,ARi | R | DRo,R1iB. R2o,G,ARi | R1o,G,DRi |RWC. R2o,ARi | R1o,DRi,#W | DRo,G,R1iD. R2o,G,ARi | R1o,G,DRi | #WD. R2o,G,ARi | R1o,G,DRi | #W12. 一16位机中指令格式如图，则该指令源地址的寻址方式是( )。
A. 直接寻址B. 寄存器寻址C. 寄存器间接寻址D. 相对寻址13. 判断：对于同一CPU通路来讲，不同指令的执行过程是相同的。( )
A. 对B. 错14. 用户可以对PROM进行( )次编程。
A. 0B. 1C. 多15. 总线的半同步通信方式( )。
A. 不采用时钟信号，只采用握手信号B. 不采用握手信号，只采用时钟信号C. 既采用时钟信号，又采用握手信号D. 既不采用时钟信号，又不采用握手信号16. 一32位机中有一条指令宽度是64位，则该指令是( )指令。
A. 单字长B. 双字长C. 半字长D. 等长17. 一2M*4位的DRAM芯片内部存储阵列为1k行*8k列，刷新周期为8ms，利用其设计一容量为16M*16位的存储器，并采用分散刷新方式，则两行间刷新间隔时间为( )。
A. 8ms/2kB. 8ms/4kC. 8ms/8kD. 8ms/16k18. 如果没有复用的引脚，2K*8位的存储器芯片外部应有( )根地址线。
A. 10B. 20C. 2048D. 1119. 组相联映射cache的地址映射过程如图示。假设主存容量32M＊32位，cache容量64K*32位。主存与cache之间以每块4*32位大小传送数据，采用组相联映射方式，cache中每8行为一组，则主存地址格式为( )。
A. tag+组号+字=10+13+2B. tag+组号+字=11+12+2C. tag+组号+字=12+11+2D. tag+组号+字=10+11+420. 运算器是( )。
A. 控制部件B. 执行部件21. 组相联映射cache的地址映射过程如图示。假设主存容量32M＊32位，cache容量64K*32位。主存与cache之间以每块4*32位大小传送数据，采用组相联映射方式，cache中每组8行，则包含单元地址为1B853F6H的主存块，映射到cache后组号为( )，CAM中的标记为( )。
A. 8FDH，1B8HB. 4FDH，DC2HC. 8FDH，DC2HD. 4FDH，1B8H22. 判断：早期总线实际上是处理器芯片引脚的延伸，是处理器与I/O设备适配器的通道。
A. 对B. 错23. 设 32位二进制数表示的浮点数中，符号位为1位，阶码为8位原码整数，尾数位为23位原码小数，则它所能表示的最大规格化正数为( )
A. +(2 – 2(-23次方))×2(+127次方)B. ＋[1 – 2(-23次方)]×2(+127次方)C. +(2 – 2(23次方))×2(+255次方)D. 2(+127次方) -2(23次方)24. 同步传输之所以比异步传输具有较高的传输频率是因为同步传输( )。
A. 不需要应答信号B. 总线长度较长C. 用一个公共时钟信号进行同步D. 各部件存取时间较为接近25. 一2M＊8位DRAM芯片，其内部存储阵列设置合理的是( )。
A. 1k行＊8k列B. 1k行＊4k列C. 2k行＊4k列D. 2k行＊8k列26. 判断：数字计算机使用二进制数，它们或用电位的高、低来表示，或用脉冲的有、无来表示。
A. 对B. 错27. 在cache/主存系统中，采用( )写操作策略最有可能出现内存与cache内容不一致问题。
A. 写回法B. 全写法C. 写一次法28. 在链式查询方式下，若有N个设备，则( )。
A. 有N条总线请求线B. 无法确定有几条总线请求线C. 只有一条总线请求线D. 有2条总线请求线29. 一16位机中有一条指令宽度是16位，则该指令是( )指令。
A. 单字长B. 双字长C. 半字长D. 等长30. 在定点运算器中，无论采用双符号位还是单符号位，必须有( )，它一般用( )来实现。
A. 译码电路， 与非门B. 编码电路， 或非门C. 溢出判断电路，异或门D. 移位电路， 与或非门31. 判断：因为cache的全部功能由硬件实现，所以对程序员是透明的。
A. 对B. 错32. 为了表示大容量存储器，MB表示( )字节。
A. 2的10次方B. 2的20次方C. 2的30次方D. 2的40次方33. 如图所示为双总线结构机器的数据通路，IR为指令寄存器，PC为程序计数器(具有自增功能)，M为主存(受R/＃W信号控制)，指令与数据存放其中。AR是地址寄存器，DR是数据缓冲寄存器，ALU具有加与减功能。G信号控制一个门电路。线上标注有小圈的表示有控制信号，下标i表示输入控制信号，下标o表示输出控制信号，图中省略了R1和R2的标注，未标注的是直通线。如果一指令执行过程是R2→AR,R,DR→R1,则此过程的微操作信号序列是( )。
A. R2o,ARi | R | Dro,R1iB. R2o,G,ARo | R | Dro,G,R1oC. R2o,G,ARi | R | Dro,G,R1iD. R2o,G,ARi | RW | DRo,G,R1iD. R2o,G,ARi | RW | DRo,G,R1iD. R2o,G,ARi | RW | DRo,G,R1i34. 如果一个总线周期中并行传送64位数据，总线时钟频率升为66MHz，则总线带宽是( )?
A. 128MB/sB. 132MB/sC. 256MB/sD. 528MB/s35. 223(十进制数)化成二进制数是( )。
A. 11011101BB. 11011111BC. 1001111BD. 11010011B36. 为了解决多个主设备同时竞争总线，控制权必须具有( )部件。
A. CPUB. 内存C. 总线仲裁D. Cache37. 判断：磁介质存储器是非易失性存储器。( )
A. 对B. 错38. 如图所示为双总线结构机器的数据通路，IR为指令寄存器，PC为程序计数器(具有自增功能)，M为主存(受R/＃W信号控制)，指令与数据存放其中。AR是地址寄存器，DR是数据缓冲寄存器，ALU具有加与减功能。G信号控制一个门电路。线上标注有小圈的表示有控制信号，下标i表示输入控制信号，下标o表示输出控制信号，图中省略了R1和R2的标注，未标注的是直通线。如果一指令功能是(R1)＋(R2)→R1，那么该指令执行过程是( )。
A. R1→R2,R2→Y,Y+X→R2B. R1→AR,R2→Y,Y+X→R2C. R1→X,R2→Y,Y+X→R1D. R1→AR,R2→DR,Y+X→R239. 一DRAM芯片内部阵列512行*1024列，其刷新周期为16ms，采用分散刷新方式，则在( )时间内必须刷新一行。
A. 16ms*512B. 16ms/512C. 16ms*1024D. 16ms/102440. 为了表示大容量存储器，GB表示( )字节。
A. 2的10次方B. 2的20次方C. 2的30次方D. 2的40次方41. 随机存储器的主要特征是( )。
A. 任何单元均可读可写B. 信息断电后消失C. 只能做内存D. 存取时间和存储单元的物理位置无关42. 假设主存容量32M＊32位，cache容量64K*32位。主存与cache之间以每块4*32位大小传送数据，则主存有( )块，cache有( )行。
A. 32M，64KB. 8M，16KC. 5M，6KD. 8M，6K43. 假设x=+0.0110, y=-0.0010，则用补码运算[x-y]补=( )。
A. 0.1000B. 1.1000C. 0.0100D. 1.010044. 两个逻辑数，x=10100001, y=01111101，则x与y的逻辑或运算，x+y=( )。
A. 11111101B. 00100001C. 11011100D. 0010001145. 判断：半导体存储器是易失性存储器。( )
A. 对B. 错46. 一条指令的地址码一般有( )到3个。
A. 0B. 1C. 247. 下列中，( )的执行依赖计算机的硬件结构 。
A.C语言B. VBC. HTMLD. 机器语言48. 命中率与( )有关。
A. 块大小B. 内存完成存取的总次数C. cache组织方式D. 内存容量49. 在刷新周期指标方面，DRAM芯片的刷新周期越( )，其性能越好。
A. 长B. 短50. 在一指令系统中，如果所有指令字长度是相等的，则称( )指令字结构。
A. 单字长B. 双字长C. 半字长D. 等长51. 流水线中各子任务有先后顺序，必须在前面子任务完成后，后面的子任务才能开始，则称( )。
A. 顺序流水线B. 线性流水线52. 判断：计算机工作过程是在控制器控制下反复取出指令并执行指令的过程。
A. 对B. 错53. 对EPROM进行编程，需不小于( )伏的正脉冲。
A. 5B. 10C. 20D. 2554. 一个二地址指令格式如图，当I＝0，X＝01时，I、X、D组合表示的有效地址E＝(PC)+D，且PC是程序计数器，则该地址寻址方式是( )。
A. 直接寻址B. 寄存器寻址C. 寄存器间接寻址D. 相对寻址55. CDRAM结构中，若DRAM阵列容量为1M*4位，SRAM容量为1K*4位，则CDRAM总容量为( )。
A. 1M*4位B. 1K*4位C. 1.1M*4位D. 0.9M*4位56. 微程序控制器一般由控制存储器、( )和地址转移逻辑三部分组成。
A. 微指令寄存器B. 微程序寄存器C. 微地址寄存器D. cache57. 控制部件通过( )向执行部件发出命令，这种控制命令叫做微命令。
A. 地址线B. 数据线C. 控制线D. 执行线58. 在cache/主存系统中，采用写回法时，每一cache行需设置一( )，当此行被替换出去时，其值决定是否将行写回主存。
A. 计数器B. 行号C. 修改位D. 地址标记59. 微程序控制器一般由( )、微指令寄存器和地址转移逻辑三部分组成。
A. 微指令B. 微程序C. 控制存储器D. cache60. DRAM集中式刷新，在刷新时数据的读写操作( )进行。
A. 可以B. 不能61. 判断：多总线结构体现了高速、中速、低速设备连接到不同的总线上同时进行工作，以提高总线的效率和吞吐量，而且处理器结构的变化不影响高速总线。
A. 对B. 错62. FLASH存储元( )上电荷量决定了其存储二进制位的值。
A. 控制栅B. 浮空栅C. 源极D. 漏极63. 在Intel Pentium 4 CPU中，( )cache。
A. 包含1级B. 包含2级C. 包含3级D. 包含4级64. 在存储器中存放1位二进制数的存储单位称为( )。
A. 存储位元B. 存储单元C. 存储字节D. 存储字65. 总线复用方式可以( )。
A. 提高总线的传输带宽B. 增加总线的功能C. 减少总线中信号线的数量D. 增加总线中信号线的数量66. DRAM芯片使用时，所有的存储单元在( )内一定要刷新一次。
A. 刷新时间B. 读写周期C. 读同期D. 刷新周期67. 已知：x= 0.1011，y = - 0.0101，则x+y=( )。
A. 无溢出 0.0110B. 无溢出 1.0110C. 正溢D. 负溢68. 80X87是进行( )的协处理器。
A. 定点B. 浮点C. 复杂D. 简单69. 一地址空间地址为0000H-3FFFH，此空间每单元32位，则空间的总容量为( )B。
A. 16KB. 32KC. 64KD. 128K70. CPU与主存之间的cache是为了解决期间( )问题。
A. 距离B. 总线约束C. 速度匹配D. 容量扩充71. 一个I/O接口模块一般有两个接口：一是，和系统总线的接口；二是，和外设的接口。
A. 对B. 错72. CDRAM是在动态存储器芯片中集成了一小容量的SRAM，作为( )。
A. 地址缓冲B. 数据缓冲73. 流水线的时钟周期定义为( )加上缓冲时间。
A. 各子任务的平均加工时间B. 各子任务加工时间之和C. 子任务中加工时间最长段的加工时间D. 子任务中加工时间最短段的加工时间74. 总线仲裁方式中的独立请求方式的优点是( )。
A. 速度快B. 电路简单C. 成本低D. 可根据电路排队确定优先级75. 利用2M*4位的SRAM芯片，设计一容量为16M*4位的存储器，属( )扩展。
A. 字B. 位C. 字位同时D. 集中76. 组成计算机的器件特性决定了CPU时序信号的最基本体制是( )。
A. 电位－脉冲制B. 时钟周期C. CPU周期D. 电位制77. 在cache/主存系统中，采用( )写操作策略最耗时。
A. 写回法B. 全写法C. 写一次法78. 操作数在存储器中，其地址的基地址在变址寄存器中，其地址的偏移量写在指令中，则是( )寻址方式。
A. 变址B. 段C. 相对D. 寄存器偏移79. ( )指令字结构系统中指令的设计更灵活。
A. 单字长B. 双字长C. 变长D. 等长80. 计算机运行过程中，流水线会因各种相关而发生断流。其相关一般分类为：( )相关、数据相关和控制相关。
A. 程序B. 指令C. CPUD. 资源81. 一个标准I/O接口可能连接一个设备，也可能连接多个设备。通常具有6种功能，下列选项不是这6种功能的是( )。
A. 控制B. 缓冲C. 状态D. 程序控制82. 微程序控制器中，微指令中相同长度的一段，采用( )表示法可以表示更多的微命令。
A. 直接B. 间接C. 编码D. 命令83. 两个逻辑数，x=10100001, y=01111101，则x与y的逻辑与运算，x^y=( )。
A. 11111101B. 00100001C. 11011100D. 0010001184. 全相联主存/cache地址映射方式中，CAM中存放的是调入cache中的内存块的( )。
A. 地址B. 地址中的字地址部分C. 地址中的块地址部分D. 数据85. 判断：分布式仲裁不需要中央仲裁器，每个潜在的主方功能模块都有自己的仲裁号和仲裁器。
A. 对B. 错86. 利用进位的递推方法，可以得出当前进位值以只由输入和最低进位计算的公式，称( )进位公式。
A. 先行B. 逻辑C. 算术D. 传送87. 计算机中的并行性可贯穿信息处理的各个阶段，其并行形式主要有时间并行、空间并行、( )。
A. 时间并行＋空间并行B. 同步运行C. 异步并行D. 实时并行88. ( )表示法主要用于表示浮点数中的阶码。
A. 原码B. 反码C. 补码D. 移码89. 判断：广集将选定的多个从方数据在总线上完成AND或OR操作。
A. 对B. 错90. 判断：加大cache容量就能提高cache/主存系统的效率。
A. 对B. 错91. 计算机的工作过程也就是( )。
A. 对存储器的读写过程B. 运算器的计算过程C. 总线的传送过程D. 依次取指令及执行指令的过程参考答案是： D本次测试是：第1和第2章10题1. 两个逻辑数，x=10100001, y=10010011，则逻辑与运算 x＾y=( )。
A. 10110011B. 10000001C. 00110010D. 11001101参考答案是： B2. 为了将全加器的功能进行扩展以完成多种算术和逻辑运算，可以将输入先送入( )进行逻辑变换，之后再进行全加。
A. 函数发生器B. 逻辑组合器C. 逻辑变换器D. 半加器参考答案是： A3. 判断：计算机工作过程是在控制器控制下反复取出指令并执行指令的过程。
A. 对B. 错参考答案是： A4. 按总线所处的位置与CPU的关系来说，总线可分为( )传送总线和( )传送总线。
A. 单向、双向B. 内部、外部C. 算术、逻辑D. 串行、并行参考答案是： B5. 移码表示法主要用于表示( )数的阶码E，以利于比较两个指数的大小和( )操作。
A. 浮点 对阶B. 定点 对阶C. 浮点 阶码加减D. 定点 阶码加减参考答案是： A6. 计算机的工作过程也就是( )。
A. 对存储器的读写过程B. 运算器的计算过程C. 总线的传送过程D. 依次取指令及执行指令的过程参考答案是： D7. 已知：x= 0.1011，y = - 0.0101，则x-y=( )。
A. 无溢出 0.0110B. 无溢出 1.0110C. 正溢D. 负溢参考答案是： C8. 在定点数运算中产生溢出的原因是( )。
A. 运算过程中最高位产生了进位或错位B. 参加运算的操作数超出了机器的表示范围C. 运算结果的操作数超出了机器的表示范围D. 寄存器的位数太少，不得不舍弃最低有效位参考答案是： C9. 一般将计算机中的( )和主存储器一起称为主机。
A. 控制器B. 运算器C. CPUD. 总线参考答案是： C10. 在定点运算器中，无论采用双符号位还是单符号位，必须有( )，它一般用( )来实现。
A. 译码电路， 与非门B. 编码电路， 或非门C. 溢出判断电路，异或门D. 移位电路， 与或非门参考答案是： C92. 判断：在计算机系统中，有设置单独减法器。
A. 对B. 错93. 指令通常有两部分构成，是( )。
A. 源地址和目标地址B. 第1字节和第2字节C. 操作码和地址码D. 算术和逻辑94. 微程序控制器中，微命令采用直接表示法，也就是在微指令的操作控制字段中的每一位代表一个( )。
A. 微指令B. 微命令C. 微地址D. 微程序95. 描述 PCI 总线中基本概念不正确的句子是( )。
A. PC总线是一个与处理器无关的高速外围总线B. PCI总线的基本传输机制是猝发式传送C. PCI主要连接高速的设备D. 系统中只允许有一条PCI总线96. 在微指令采用编码表示法时，一段4位的编码最多可表示( )个微命令。
A. 4B. 8C. 15D. 1697. 微程序控制器中，时序信号产生器由( )、环形脉冲发生器、节拍脉冲和读写时序译码逻辑、启停控制逻辑等部分组成。
A. 时钟信号B. 时钟源C. 时钟周期D. 脉冲98. 计算机中的并行可以有时间并行、空间并行、时间并行＋空间并行。其中，空间并行指( )。
A. 同步运行B. 时间重叠C. 异步运行D. 资源重复99. 操作数的地址在寄存器中，则是( )方式。
A. 相对寻址B. 基址寻址C. 段寻址D. 寄存器间接寻址100. 当信息传送时，只有一条传输线，且采用脉冲传送，是( )传送方式。
A. 串行B. 并行C. 分时D. 串并行101. 一DRAM芯片，容量为1M＊4位，行与列地址分时输入，则片外地址引脚数目至少为( )根。
A. 20B. 15C. 10D. 12102. 下列四个选项中，( )不是单晶体管存储元的存储器。
A. FLASHB. EPROMC. SRAMD. EEPROM103. 由于外围设备种类多，特性各异，它们不直接同主机相连接，而是通过( )与总线相联。
A. 总线B. 适配器C. 外围设备控制器D. 系统公共通路104. 判断：在cache/主存系统中，随机替换策略就是当需要替换时，从特定行随便选择一行换出，也就是没考虑策略问题，所以其方法是不实用的。
A. 对B. 错105. 时序信号的同步控制方式，最主要的特征是受控制部件利用相同的( )。
A. 时间B. 步骤C. 总线D. 时钟本次测试是：测试试卷
本次测试共有105道题目, 你回答正确的题目有0道，按百分制计算，你的成绩为：01. 判断：在cache/主存系统中，随机替换策略就是当需要替换时，从特定行随便选择一行换出，也就是没考虑策略问题，所以其方法是不实用的。
A. 对B. 错2. DARM存储元中存储信息是由( )上的电荷量来体现的。
A. 电容器B. 触发器C. MOS管D. 位线3. 同步传输之所以比异步传输具有较高的传输频率是因为同步传输( )。
A. 不需要应答信号B. 总线长度较长C. 用一个公共时钟信号进行同步D. 各部件存取时间较为接近4. 判断：分布式仲裁不需要中央仲裁器，每个潜在的主方功能模块都有自己的仲裁号和仲裁器。
A. 对B. 错5. 两个逻辑数，x=10100001, y=01111101，则x与y的逻辑或非运算的结果是( )。
A. 00000010B. 00100001C. 11011100D. 001000116. 在cache/主存系统中，为了应用替换策略，特定行中每行设置一计数器，当某行命中时，其计数器值清零，其它行计数器增1。则当需要替换时，将计数值( )的行换出，称( )算法。
A. 最小，最不经常使用B. 最大，最不经常使用C. 最小，近期最少使用D. 最大，近期最少使用7. 判断：只读存储器的特征是其中的内容只能读出，不能修改。( )
A. 对B. 错8. 计算机系统可以在不同的并行等级上采用流水线技术。其中，在运算操作步骤中采用流水技术可构成( )流水线。
A. 指令B. 算术C. 处理机D. CPU9. 某总线在一个总线周期中并行传送4个字节的数据，假设一个总线周期等于一个总线时钟周期，总线时钟频率为33MHz，则总线带宽是( )?
A. 64MB/sB. 128MB/sC. 132MB/sD. 256MB/s10. 两个逻辑数，x=10100001, y=01111101，则x与y的逻辑或运算，x+y=( )。
A. 11111101B. 00100001C. 11011100D. 0010001111. 可编程只读存储器分为( )和( )两类。
A. 紫外线擦除，电擦除B. 一次可编程，多次可编程C. 掩膜，可编程D. 不可编程，多次可编程12. 随机存储器的主要特征是( )。
A. 任何单元均可读可写B. 信息断电后消失C. 只能做内存D. 存取时间和存储单元的物理位置无关13. EEPROM擦除数据时，在( )极加20V正脉冲。
A. G1B. G2C. SD. D14. 存储器带宽是衡量其( )的指标。
A. 容量B. 数据线宽度C. 地址位数D. 速度15. 判断：在异步定时协议中，不需要统一的共公时钟信号，总线周期的长度是不变的。
A. 对B. 错16. 当信息传送时，对每个数据位都需要单独一条传输线，且采用电位传送，是( )传送方式
A. 串行B. 并行C. 分时D. 串并行17. 移码表示法主要用于表示( )数的阶码E，以利于比较两个指数的大小和( )操作。
A. 浮点 对阶B. 定点 对阶C. 浮点 阶码加减D. 定点 阶码加减18. 假设数据传送速率是120个字符/秒，每一个字符格式规定包含10个数据位(起始位、停止位、8个数据位)如图tu06020110，每个数据位占用的时间是( )?
A. 0.266msB. 0.486msC. 0.833msD. 0.956ms19. 以下指标中，( )不是反映存储器速度的指标。
A. 存储单元宽度B. 存取时间C. 存储周期D. 存储器带宽20. 为了表示大容量存储器，TB表示( )字节。
A. 2的10次方B. 2的20次方C. 2的30次方D. 2的40次方21. 所谓相斥性微操作，是指不能在同时或同一( )周期内并行执行的操作。
A. 时钟B. CPUC. 总线D. 指令22. 判断：在同步定时协议中，事件出现在总线上的时刻由总线时钟信号来确定，因此，同步定时具有较低的传输频率。
A. 对B. 错23. 一个I/O接口模块一般有两个接口：一是，和系统总线的接口；二是，和外设的接口。
A. 对B. 错24. 以下存储系中的存储器，( )距离CPU最近。
A. cacheB. 主存C. 硬盘D. 磁带25. 已知：x= 0.1011，y = - 0.0101，则x+y=( )。
A. 无溢出 0.0110B. 无溢出 1.0110C. 正溢D. 负溢26. 用64位字长(其中1位符号位)表示定点整数时，所能表示的数值范围是( )。
A. [ 0，2(64次方) – 1 ]B. [ 0，2(63次方) – 1 ]C. [ 0，2(62次方) – 1 ]D. [ 0，2(63次方) ]27. 微程序控制器中，微指令中相同长度的一段，采用( )表示法可以表示更多的微命令。
A. 直接B. 间接C. 编码D. 命令28. 下列中，( )是计算机低级语言。
A.C语言B. 汇编语言C. VBD. HTML29. 指令通常有两部分构成，是( )。
A. 源地址和目标地址B. 第1字节和第2字节C. 操作码和地址码D. 算术和逻辑30. 在同步通信中，一个总线周期的传输过程是( )。
A. 先传送数据，再传输地址B. 先传送地址，再传输数据C. 只传输数据D. 只传输地址31. CDRAM中同一行地址下，不同列地址单元数据连续读出速度很快，称( )读取。
A. 同行B. 缓冲C. 快速D. 猝发式32. 原码加减法是指( )。
A. 操作数用原码表示，连同符号位直接相加减B. 操作数取绝对值，直接相加减，符号位单独处理C. 操作数用原码表示，尾数直接相加减，符号位单独处理D. 操作数用原码表示，根据两数符号决定实际操作33. 下列说法中正确的是( )。
A. 采用变形补码进行加减法运算可以避免溢出B. 只有定点数运算才有可能溢出，浮点数运算不会产生溢出C. 只有带符号数的运算才有可能产生溢出D. 只有将两个正数相加才有可能产生溢出34. CDRAM结构中，在读出缓冲器中数据的同时，可以对DRAM阵列进行( )。
A. 读B. 写C. 刷新D. 选择35. 判断：计算机工作过程是在控制器控制下反复取出指令并执行指令的过程。
A. 对B. 错36. Pentium计算机主板的总线包括CPU总线、PCI总线和ISA总线，其中PCI总线的总线时钟频率和总线带宽为( )。
A. 33.3MHz、64MB/sB. 33.3MHz、132MB/sC. 66.6MHz、64MB/sD. 66.6MHz、132MB/s37. 在cache/主存系统中，当cache容量很大时，采用( )替换算法效率较好。
A. 最不经常使用B. 近期最少使用C. 随机
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