求杭电计算机组成原理实验报告,杭电计算机组成原理存储器设计实验5.doc

杭电计算机组成原理存储器设计实验5.doc

杭州电子科技大学计算机学院实验报告课程名称计算机组成原理 实验项目存储器设计实验 指导教师 实验位置5 姓 名 班 级 学 号 日 期2015年5月15日 实验目的(1) 学习和使用Verlilog HDL 进行和思绪电路的设计方法(2) 学习在ISE中设计生产Memory IP 核的方法(3) 学习存储器的结构及读写原理，掌握储存器的设计方法实验环境ISE Design Suite 14.6Digilent Adept Nexys3实验板实验内容(算法、程序、步骤和方法)1 生成Mempry IP 核的产生步骤1 新建关联文档 *.coe 初始化文件操作2 新建一个Memory IP 内核3 Memory IP 内核的参数设置4 调用RAM_B 存储模块2 编写一个实验验证的的顶层模块，调用生成的存储器模块3 配置管脚产生* .bit文件 顶层模块module Test_RAM_BMem_Addr,C,Mem_Write,Clk,LED; 72Mem_Addr; 10C; Mem_Write,Clk; output reg 70LED; wire 310M_R_Data; reg 310M_W_Data; RAM_B ram .clkaClk, .weaMem_Write, .addraMem_Addr72, .dinaM_W_Data, .doutaM_R_Data ;always*begin LED0; M_W_Data0; ifMem_Write begin caseC 2b00LEDM_R_Data70;2b01LEDM_R_Data158;2b10LEDM_R_Data2316;2b11LEDM_R_Data3124; endcase end else begin caseC 2b00M_W_Data32h0002_0003;2b01M_W_Data32h0002_0603;2b10M_W_Data32h1234_5678;2b11M_W_Data32hffff_ffff; endcase endendendmodule(接上)实验内容(算法、程序、步骤和方法)配置管脚NET C0 LOC T10;NET C1 LOC T9;NET Clk LOC C9;NET LED0 LOC U16;NET LED1 LOC V16;NET LED2 LOC U15;NET LED3 LOC V15;NET LED4 LOC M11;NET LED5 LOC N11;NET LED6 LOC R11;NET LED7 LOC T11;NET Mem_Addr2 LOC V9;NET Mem_Addr3 LOC M8;NET Mem_Addr4 LOC N8;NET Mem_Addr5 LOC U8;NET Mem_Addr6 LOC V8;NET Mem_Addr7 LOC T5;NET Mem_Write LOC B8;数据记录和计算实验仿真结果结论(结果)本实验的结果正确,根据自己写的coe文件中存储的数据进行操作,和实验四有很多的相似处,只是进行简单的读写的操作,实验的结果正确.能够根据操作,lED灯显示具体的数据.试验心得与小结本实验和实验四比较来说的话,更为简单,利用IP核中储存数据,我们就可以通过其中存储的数据进行操作,代码也是比较的简单,我们直接调用IP核生成的模块的代码,以至于操作也比较的方便.刚开始不熟悉使用IP核,了解了之后就比较简单了,比第四个实验自己写寄存器更简单.指导教师评议成绩评定 指导教师签名