多比图形控件(Web版)教程(一):基于Flex/Javascript的网页绘图控件

1.概述

多比图形控件(Web版)是一个在Web上绘图的组件,适用于需要在网页中/编辑流程图、图表、网络图和普通矢量图形的Web应用程序组件。多比图形控件(Web版)提供充分的编程接口,可以非常容易的和ASP.NET、JavaWeb技术集成。

1.1 技术特征

多比图形控件(Web版)采用最新的AJAX技术,他以Flex和Javascript为基础,可以很方便的在网页中展现绚丽的矢量图形。相比传统的技术,多比图形控件(Web版)有以下的突出优点。

  • 只需要安装Flash播放器,不需要其他第三方插件,不依赖任何插件供应商。很多国有企业、政府部门、军工企业,由于安全性等原因,环境往往不能安装浏览器插件。

  • 标准的Web技术,非常容易和Java或.NET集成。

  • 可扩展,可修改,可配置。和ActiveX控件不同,多比控件很容易修改和扩展,只需要很少的脚本代码,就可以实现和默认行为不一样的功能。

1.2 应用领域

多比图形控件(Web版)是一款基于Web的矢量图形控件, 类似于网页上的Visio控件,是目前国内外最佳的基于web的工作流设计器、工作流流程监视器解决方案。 可广泛应用于包括:电力、军工、煤炭、化工、科研、能源等各种监控软件、web工作流设计器、asp.net工作流设计器、电力、化工、煤炭、工控组态软件、仿真、地理信息系统、工作流、复杂报表 工业SCADA系统、ERP流程设计系统、图形管理、图形拓扑分析、GIS地理信息系统系统、工程制图等领域。目前已经为全球20多个国家的数千家客户采用。

1.3运行一下例子

首先请下载最新版的多比图形控件(Web版)。点击下载>>>
下载完成后,你需要将现有的包解压,并且发到IIS或者TOMCAT下的某个目录,然后通过http://localhost/download/testing这种方式打开。请不要直接双击打开(file:///),这种方式将导致flash文件加载不正确。 

转载于:https://my.oschina.net/u/3279502/blog/1592741

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好的,以下是一个简单的Verilog代码,可以实现4比特的快时钟转慢时钟的FIFO: ```verilog module fifo_fast_to_slow ( input clk_fast, // 快时钟输入 input rst, // 复位信号 input [3:0] data_in, // 快时钟数据输入 input wr_en, // 写使能信号 input rd_en, // 读使能信号 output reg [3:0] data_out, // 慢时钟数据输出 output reg full, // FIFO满标志 output reg empty // FIFO空标志 ); parameter depth = 8; // FIFO深度 reg [3:0] mem [0:depth-1]; // FIFO存储器 reg [2:0] wr_ptr, rd_ptr; // 写和读指针 reg [2:0] cnt; // FIFO元素计数器 reg [2:0] div_cnt = 0; // 时钟分频计数器 always @(posedge clk_fast or posedge rst) begin if(rst) begin wr_ptr <= 0; rd_ptr <= 0; cnt <= 0; full <= 0; empty <= 1; end else begin // 写操作 if(wr_en && !full) begin mem[wr_ptr] <= data_in; wr_ptr <= wr_ptr + 1; cnt <= cnt + 1; if(wr_ptr == depth-1) wr_ptr <= 0; end // 读操作 if(rd_en && !empty) begin data_out <= mem[rd_ptr]; rd_ptr <= rd_ptr + 1; cnt <= cnt - 1; if(rd_ptr == depth-1) rd_ptr <= 0; end // 更新FIFO满和空标志 full <= (cnt == depth); empty <= (cnt == 0); end end always @(posedge clk_slow or posedge rst) begin if(rst) begin div_cnt <= 0; end else begin // 慢时钟下降沿时进行数据输出 if(div_cnt == 7) begin data_out <= mem[rd_ptr]; if(rd_en && !empty) begin rd_ptr <= rd_ptr + 1; cnt <= cnt - 1; if(rd_ptr == depth-1) rd_ptr <= 0; end empty <= (cnt == 1); end // 更新时钟分频计数器 div_cnt <= div_cnt + 1; if(div_cnt == 8) div_cnt <= 0; end end endmodule ``` 这个FIFO模块有一个快时钟输入`clk_fast`,一个复位信号`rst`,一个4比特的快时钟数据输入`data_in`,一个写使能信号`wr_en`,一个读使能信号`rd_en`,一个慢时钟数据输出`data_out`,一个FIFO满标志`full`和一个FIFO空标志`empty`。 在快时钟下降沿时,数据可以被写入FIFO,同时可以从FIFO中读取数据。在慢时钟下降沿时,数据会被从FIFO中读出并输出。为了保证输出的数据速率与慢时钟速率相匹配,这里使用了一个3比特的时钟分频计数器`div_cnt`,在快时钟下降沿时更新,当`div_cnt`计数到7时,表示已经计满8个快时钟周期,此时在慢时钟下降沿时进行数据输出。这样就能够实现快时钟转慢时钟的FIFO。

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