Xilinx FPGA高速串行收发器简介

 

1 Overview

与传统的并行实现方法相比，基于串行I/O的设计具有很多优势，包括：器件引脚数较少、降低了板空间要求、印刷电路板(PCB)层数较少、可以轻松实现PCB设计、连接器较小、电磁干扰降低并具有较好的抗噪能力。

2 高速串行通信中用到的技术

2.1多重相位

高速的秘密在于多重相位技术。所谓多重相位，就是在一个时钟的不同相位提取数据，例如，由锁相环产生多个不同相位的同源时钟，相位分别为 0°、90°、180°、270°，使用这几个时钟分别对串行数据流进行采样，再经零相位时钟同步，最后转换为并行数据输出，从而实现低速时钟处理高速时钟数据。若输入的串行数据流比特率为x，则并行数据流的比特率变为x/4。

2.2线路编码

2.21 8b/10b编码

1. 将发送的8bits数据分为两部分：高3位（记为HGF）、低5位（记为EDCBA），记为D.X.Y（X代表EDCBA，Y代表HGF）；高3位进行3b/4b编码（记为fghj），低5位进行5b/6b编码（记为abcdei）。

HGFEDCBA       =>    abcdeifghj

1. 定义一：在abcdeifghj中，1比0多一个记为+2；0比1多一个记为-2；1和0一样多记为0。使用+2、-2、0三个值表示了该数据0和1个数的不均等性（Disparity）。
2. 定义二：该次传输的1比0多记RD = +1，0比1多记RD = -1；其中，RD为运行不均等性（Running Disparity）。
3. 初始发送状态的Previous RD定义为-1，那么根据表格1中的规则即可根据前一次的RD从编码表中挑选出当前应该发送数据的Disparity。
4. 除了需要编码的256个D.X.Y数据外，其余数据中的12个作为K码：K.X.Y，例如：K.28.1, K.28.5, and K.28.7 称为"comma symbols"。

8b/10b（64b/66b、128b / 132b）编码技术保证了发送数据通道中的直流平衡，减小了差分信号中的直流分量，易于接收端恢复时钟。

 

2.3发送预加重

由于传输线具有低通滤波器的性质，在电路板传输的高速信号会出现明显衰减，特别是趋肤效应和电介质损耗的影响。传输线上的信号边沿斜率变缓，码元变宽，幅度下降，抖动增加，导致眼图闭合，误码率上升。

预加重电路将信号进行一定量的过驱动，增加信号的高频分量，经传输线后仍能保持标准信号的特征