quartus利用锁相环产生时钟_一种快速位同步时钟提取方案及实现

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一种快速位同步时钟提取方案及实现

时间：2008-02-19 16:10:00      来源：

“实现位同步的方法很多，本文讨论的是一种提取位同步信号的新型设计方案。该设计在Quartus II下调试通过并在实践中得到应用。实践证明这种方法可以用很少的FPGA资源实现位同步的目的，并具有很高的稳定性和可靠性。

”

引言

在数字通信系统中，同步技术是非常重要的，而位同步是最基本的同步。位同步时钟信号不仅用于监测输入码元信号，确保收发同步，而且在获取祯同步、群同步及对接收的数字码元进行各种处理的过程中，也为系统提供了一个基准的同步时钟。

随着可编程器件容量的增加，设计师倾向于把位同步电路设计在CPLD/FPGA芯片内部。因此，本文采用Quartus II软件设计了一种新型的位同步提取电路，对电路进行了仿真试验，并使用Altera的Cyclone II系列FPGA芯片EP2C5予以实现。

在CPLD/FPGA上实现位同步，最简单直接的办法就是利用FPGA的片上锁相环。但这种锁相环要求的输入时钟范围是10MHz~100MHz，它对于低速数据显得无能为力。而且，对于中低档FPGA来说，锁相环是稀缺资源，很多时候被用作系统时钟锁相。CPLD片上则没有锁相环，大部分应用都需要设计师自己设计位同步电路。

两种位同步提取电路性能分析

目前在CPLD/FPGA上常用的位同步方案可分为两类：一是采用锁相环的闭环相位调整电路，二是采用开环结构的位同步电路。下面用两个典型的设计电路来讨论这两种方案的优缺点。

基于超前滞后型锁相环的位同步提取电路

这种电

最低0.47元/天 解锁文章
lie zi
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一种快速位同步时钟提取方案及实现
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引言 　　在数字通信系统中，同步技术是非常重要的，而位同步是基本的同步。位同步时钟信号不仅用于监测输入码元信号，确保收发同步，而且在获取祯同步、群同步及对接收的数字码元进行各种处理的过程中，也为系统提供了一个基准的同步时钟。 　　随着可编程器件容量的增加，设计师倾向于把位同步电路设计在CPLD/FPGA芯片内部。因此，本文采用Quartus II软件设计了一种新型的位同步提取电路，对电路进行了仿真试验，并使用Altera的Cyclone II系列FPGA芯片EP2C5予以实现。 　　在CPLD/FPGA上实现位同步，简单直接的办法就是利用FPGA的片上锁相环。但这种锁相环要求的输入时钟
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