Verilog for 循环语句
在Verilog 语法中,定义了多种循环语句,其中for是应用最广泛的一种语句,不仅可以在顺序语句中使用,在并发语句中也有相应的模型。for 循环语句可以用在实体模块中,也可以用在仿真模块中。在实体模块中for循环语句是可综合的。
顺序语句中使用for 循环
for循环语句的格式
for(表达式1; 表达式2; 表达式3) begin
语句1;
语句2;
…
语句n;
end
说明:如果只有一条语句,begin和end关键字可以省略。
一般在for循环中循环变量都使用integer类型。例如:
integer i;
reg [15:0] a,b;
for(i=0; i<16;i=i+1;)
a[ i ] = b [ i ];
for循环执行步骤如下:
step1: 求解表达式1;
step2: 求解表达式2,若其值为真(非0),则执行for语句中指定的内嵌语句,然后执行下面的第3步。若为假(0),则结束循环,转到第5步。
step3: 执行,若表达式为真,在执行指定的语句后,求解表达式3。
step4: 返回,返回上面的第2步骤继续执行。
step5: 结束循环,执行for循环之后的语句。
例1 :利用for循环实现二进制到格雷码转换
module binary2gray
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