计算机组成和设计第六西安交大,西安交大计算机组成_实验九

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1、实验九 指令译码模块的设计与应用一、实验目的1. 熟练掌握VHDL/Verilog中语句的综合应用。2. 掌握指令格式的应用。3. 掌握指令译码模块的实际和应用二、实验内容1. 设计一个指令译码器。2. 满足功能上的需求，包括运算、转移、存储指令。三、实验要求1. 分析各模块的的程序结构，画出其流程图。2. 画出模块的电路图。3. 分析电路的仿真波形，标出关键的数值。4. 记录设计和调试过程。四、实验代码及结果module InstructionMemory(input InsMemRW, / 读写控制信号，1为写，0位读input 31:0 IAddr, / 指令地址输入入口/input I。

2、DataIn, / 没用到 output 5:0 op,output 4:0 rs,output 4:0 rt,output 4:0 rd,output 15:0 immediate / 指令代码分时段输出);reg7:0 mem0:63; / 新建一个32位的数组用于储存指令initial begin$readmemb(D:/jcq/CPU/test.txt, mem); /读取测试文档中的指令end/ 从地址取值，然后输出assign op = memIAddr7:2;assign rs4:3 = memIAddr1:0;assign rs2:0 = memIAddr + 17:5;assign rt = memIAddr + 14:0;assign rd = memIAddr + 27:3;assign immediate15:8 = memIAddr + 2;assign immediate7:0 = memIAddr + 3;endmodule五、调试和心得体会无。