计算机原理期末考试A卷,2009计算机组成原理期末考试A卷

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1、信息学院本科生20082009学年第2学期计算机组成原理课程期末考试试卷(A卷)一 、选择题(本题共30分，每小题1.5分)1. 冯诺伊曼计算机中指令和数据均以二进制形式存放在存储器中，CPU区分它们的依据是________。A指令操作码的译码结果B指令和数据的寻址方式C指令周期的不同阶段D指令和数据所在的存储单元2. IEEE754标准32位浮点数格式中，符号位为1位，阶码为8位，尾数为23位，则它所能表示的最大规格化正数为___。A(2223)2127B(1223)2127C(2223)2225D21272233. 4片74181ALU和1片74182CLA器件配合，具有如下进位传递功能_。

2、_______。A行波进位B组内先行进位，组间先行进位C组内先行进位，组间行波进位D组内行波进位，组间先行进位4. 在规格化数表示中，保持其它方面不变，将阶码部分的移码表示改为补码表示，将会使数的表示范围________。A增大B减少C不变D以上都不对5. 动态RAM的刷新是以__________为单位进行的。A存储单元B行C列D存储位6. 某计算机的Cache共有16块，采用2路组相联映射方式(即每组2块)。每个主存块大小为32字节，按字节编址。主存129号单元所在主存块应装入到Cache的组号是______。A0B2C4D67. 假设某计算机的存储系统由Cache和主存组成。某程序执行过程。

3、中访存1000次，其中访问Cache缺失(未命中)50次，则Cache的命中率是_______。A5 B9.5C50D958. 计算机的存储器采用分级存储体系的主要目的是_______。A便于读写数据B减小机箱的体积C便于系统升级D解决存储容量、价格和存取速度之间的矛盾9. 下列关于RISC的叙述中，错误的是________。ARISC普遍采用微程序控制器BRISC大多数指令在一个时钟周期内完成CRISC的内部通用寄存器数量相对CISC多DRISC的指令数、寻址方式和指令格式种类相对CISC少10. 某计算机的指令流水线由4个功能段组成，指令流经各功能段的时间(忽略各功能段之间的缓存时间)分别。

4、为90ns、80ns、70ns和60ns，则该计算机的CPU时钟周期至少是____。A90nsB80nsC70nsD60ns11. 某机器字长16位，主存按字节编址转移指令采用相对寻址，由两个字节组成，第一字节位操作码字段，第二字节为相对位移量字段。假定取指令时，每取一个字节PC自动加1。若某转移指令所在主存地址为2000H，相对位移量字段的内容为06H，则该转移指令成功转移后的目标地址是________。A2006HB2007HC2008HD2009H12. 寄存器间接寻址方式中，操作数处于_____中。A通用寄存器B主存单元C程序计数器D堆栈13. 假设某系统总线在一个总线周期中并行传输4。

5、字节信息，一个总线周期占用2个时钟周期，总线时钟频率为10MHz，则总线带宽是________。A10MB/sB20 MB/sC40 MB/sD80 MB/s14. 以RS-232为接口，进行7位ASCII码字符传送，带有一位奇校验位和两位停止位，当波特率为9600波特时，字符传送速率为_______。A960B873C1371D48015. 中断向量地址是_______。A子程序入口地址B中断服务程序入口地址C中断服务程序入口地址的地址D中断返回地址16. 下列不属于程序控制指令的是___________。A无条件转移指令B条件转移指令C中断隐指令D循环指令17. DMA方式中，周期“窃取”。

6、是窃取一个_______。A指令周期BCPU周期C存取周期D时钟周期18. 采用扩展操作码的重要原则是________。A操作码长度可变B使用频度高的指令采用短操作码C使用频度低的指令采用短操作码D满足整数边界原则19. 微程序存放在_______中。A内存储器B控制存储器C通用寄存器D指令寄存器20. 为提高存储器存取效率，在安排磁盘上信息分布时，通常是_______。A存满一面，再存另一面B尽量将同一文件存放在一个扇区或相邻扇区的各磁道上C尽量将同一文件存放在不同面的同一磁道上D上述方法均有效二 、(本题共18分)已知被乘数，乘数。试按规格化浮点乘法规则，求。要求：阶码用移码4位(含1位符。

7、号)表示，尾数用补码6位(含1位符号)表示。写出计算步骤和竖式，用补码一位乘法比较(Booth)乘法规则计算尾数乘积。三 、(本题共17分)某机器中，已知配有一个地址空间位0000H1FFFH(16进制)字长16位的ROM区域。现在再用RAM芯片(8K8位)形成16K16位的RAM区域，起始地址为2000H。假设RAM芯片有和信号控制端。CPU地址总线为A15A0，数据总线为D15D0，控制信号为(读写)，(当存储器进行读或写操作时，该信号指示地址总线上的地址是有效的)。要求按步骤画出存储器与CPU的连接图(包括地址译码方案)。四 、(本题共15分)设某机有4个中断源1、2、3、4，其响应优先。

8、级按1234降序排列，现要求将中断处理次序改为4132。要求写出各中断源的屏蔽字，并根据下图给出的4个中断源的请求时刻，画出CPU执行程序的轨迹(设每个中断源的中断服务程序时间均为20us)。五 、(本题共20分)某计算机字长16位，采用16位定长指令字结构，部分通路结构如下图所示，图中所有控制信号为1时表示有效、为0时表示无效，例如控制信号MDRinE为1表示允许数据从DB打入MDR，MDRin为1表示允许数据从内总线打入MDR。假设MAR的输出一直处于使能状态。加法指令“ADD (R1), R0”的功能为(R0)+(R1)(R1)，即将R0中的数据与R1的内容所指主存单元的数据相加，并将结果送入R1的内容所指主存单元中保存。.下表给出了上述指令取指和译码阶段每个节拍(时钟周期)的功能和有效控制信号。时钟功能有效控制信号C1MAR (PC)PCout, MARinC2MDR M (MAR)PC (PC) +1MemR, MDRinE, PC+1C3IR (MDR)MDRout, IRinC4指令译码无要求：画出“ADD (R1), R0”的指令周期信息流程(假设指令地址已存于PC中)，并按表中描述方式用表格列出指令执行阶段每个节拍的功能和有效控制信号。