verilog中的循环语句

最新推荐文章于 2024-11-20 16:00:00 发布

wangqw520

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文章标签： fpga开发

本文链接：https://blog.csdn.net/weixin_38055514/article/details/123707223

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本文介绍了Verilog语言中的四种循环语句：while, for, repeat 和 forever，详细阐述了它们的语法格式、使用场景及示例，帮助读者理解如何在FPGA开发中应用这些循环结构。" 103376327,9050211,机器学习入门：kNN算法详解,"['机器学习', 'kNN', '监督学习']

摘要由CSDN通过智能技术生成

Verilog 循环语句有 4 种类型，分别是 while，for，repeat，和 forever 循环。循环语句只能在 always 或 initial 块中使用，但可以包含延迟表达式。

while 循环

while 循环语法格式如下：

while (condition) begin
    …
end

while 循环中止条件为 condition 为假。

如果开始执行到 while 循环时 condition 已经为假，那么循环语句一次也不会执行。

当然，执行语句只有一条时，关键字 begin 与 end 可以省略。

下面代码执行时，counter 执行了 11 次。

`timescale 1ns/1ns
 
module test ;
 
    reg [3:0]    counter ;
    initial begin
        counter = 'b0 ;
        while (counter<=10) begin
            #10 ;
            counter = counter + 1'b1 ;
        end
    end
 
   //stop the simulation
    always begin
        #10 ;  if ($time >= 1000) $finish ;
    end
 
endmodule