Verilog语言之结构语句：if、case

最新推荐文章于 2024-12-10 10:30:14 发布

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本文链接：https://blog.csdn.net/weixin_38197667/article/details/90370183

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本文详细介绍了Verilog语言中的if语句和case语句的使用，强调了在编写代码时避免产生锁存器的重要性。if语句用于创建2选1选择器，但需要注意始终为输出提供值以保持电路组合性。case语句则等同于一系列if-elseif-else，同时提到了casez和casex的用法，特别是在优先编码器中的应用。

摘要由CSDN通过智能技术生成

if语句

一个if语句通常可以创造出一个2选1选择器，当条件为真时选择一个输入，为假时选择另一个。

always @(*) begin
    if (condition) begin
        out = x;
    end
    else begin
        out = y;
    end
end

这等同于连续性赋值语句的条件运算符：

assign out = (condition) ? x : y;

~~然而if语句也增加了更多制造错误方式，只有当out总是被赋值时电路才是组合型的。~~~https://hdlbits.01xz.net/wiki/Always_if

一个普遍的错误来源：如何避免制造锁存器

当我们设计一个电路时，首先要考虑的应该是电路：

我想要一个逻辑门
我想要一个三输入三输出的组合逻辑

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手把手教你学veriolg（十三）--Verilog 条件语句

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条件语句是 Verilog 中用于基于条件执行不同代码路径的核心工具。通过合理使用if语句、case语句以及它们的变体和嵌套形式，可以编写出更加灵活和动态的代码。希望本节的内容能够帮助你更好地理解和使用 Verilog 的条件语句，并在实际的设计中发挥重要作用。继续深入学习 Verilog 的其他特性和高级功能，将有助于你更好地掌握这门语言，并应用于实际的硬件设计中。

Verilog Tutorial（7）If语句和Case语句

孤独的单刀

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Verilog的If语句和Case语句

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verilog 中if....else语句以及case语句详细理解