weixin_38486204的博客

问题描述：在建立SOPC工程时使用了片上的存储器（on chip memory）作为CPU（NIOS II）的程序和数据存储器，存储器的大小设置为4096，此时硬件编译能通过，在开发软件时，eclipse报错如下：c:/intelfpga/17.1/nios2eds/bin/gnu/h-x86_64-mingw32/bin/../lib/gcc/nios2-elf/5.3.0/../../../../../H-x86_64-mingw32/nios2-elf/bin/ld.exe: address 0

问题描述：我是使用Quartus Prime Lite Edition上创建的NIOS II工程，编译后生成了带有时间限制的下载文件 *_time_limited.sof（工程中使用了未授权的IP），所以我更换软件为Quartus Prime Standard Edition（已破解），将之前建立的NIOS II工程添加到标准版Quartus软件中，继续开发Eclipse用户软件，此时可生成正常的下载文件*.sof，...

RC电路有一个电容和一个电阻组成，可以是并联或者串联，可用作滤波，移相等。下面以RC串联电路为例计算分析电路的电流电压特性和频率特性。RC串联电路如上图所示，假设RC电路电源电压为Us，电容大小为C，电容两端电压为Uc，电阻大小为R，电阻两端电压为Ur，流过电阻的电流为i，可以建立如下的方程：求解上面的方程可以得到：这是一个一阶非齐次线性微分方程，假设它齐次方程的通解为U...

一、DDS：（Direct Digital Synthesis，直接数字频率合成技术），可用于生成不同频率的、不同波形的信号。在FPGA内部初始化一个ROM，用来保存波形数据，然后按照一定频率将ROM中的数据输出到DAC就行。二、生成.mif文件，用来初始化ROM1、生成.mif的方法：Quartus自带的工具（File--New--Memory Initialization File...

一、规格定制IC的规格定制包括物理指标、性能指标和功能指标。物理指标：封装、工艺、芯片面积；性能指标：功耗、速度；功能指标：接口、芯片功能。二、系统设计系统设计是确定IC的算法模型和系统架构等，并通过一些高级语言、matlab等对算法模型进行仿真、架构评估，划分各个模块的具体功能，最终确定系统设计规格书。三、RTL Coding通过VHDL/Verilog对各个模块...

了解了一些Intel FPGA（Altera）和Xilinx FPGA的架构知识，下面是一些简单的笔记总结。一、Intel FPGAIntel FPGA/CPLD包含了MAX系列、Arria系列、Cyclone系列、Stratix系列、Agilex系列，不同等级的FPGA内部资源也不同，比如逻辑单元数量、存储器接口、乘法器、高速收发器等。Intel FPGA结构基本由逻辑阵列块（LAB）、...

Quartus中编译出现警告：truncated value with size 32 to match size of target 20，表明在警告指定位置处出现位宽不一致的情况，编译时会将32bit截断至目标的20bit。比如：reg [19:0] cnt_6ms;cnt_6ms <= cnt_6ms +1;个人认为这里的“1”默认的是32位，而cnt_6ms 定义的是2...

在verilog代码中有这样一段，rst_n 对 led 异步复位：always@(posedge clk or negedge rst_n) if(rst_n == 1'b0) led <= 4'b1111; else led <=led ;开发板LED是共阳极连接的，如下图：开发板按键是上拉到VCC连接的，如下图：将...

SDRAM的时序分析以及仿真和实测。一、SDRAM 简介SDRAM 同步动态随机存储器（Synchronous Dynamic Random Access Memory）。SDRAM 的时钟频率能达到100MHz以上，主要用于程序的运行空间、大数据存储等；Memory工作需要同步时钟，又由于信息存放在电容上，所以需要不断地刷新来维持当前保存的数据。SDRAM 通常有多个逻辑BANK（L-B...

FIFO ( First Input First Output) 先入先出存储器，常用于数据缓存、数据匹配、多时钟域连接等地方。一、在 Quartus 中提供了 FIFO 的 IP ，可以直接调用，下面是设置 FIFO 的重要信息：1.同步、异步2. 读数据的模式二、下面是对normal模式和show-ahead模式的仿真对比，写入FIFO的第一个数据为100；1. ...

Quartus版本是Quartus Prime 17.1 Lite Edition，工程中选择的器件是Cyclone 10 LP系列器件；Modelsim版本是Modelsim SE 10.2，其中添加了altera 的仿真库，并编译了verilog版本的库文件。问题描述：以cyclone10 LP器件在Quartus中生成的PLL IP在Modelsim 中仿真无数据输出，呈现高阻...

问题出现如下：1、使用的verilog语言；2、modelsim仿真测试文件中（testbench），定义了一个变量（dout）；3、使用always语句对其赋值后，编译没报错，仿真时会出现下面几种情况：第一种情况：`timescale 1ns/1psmodule always_tb ();reg clk;reg link;reg [7:0...

在Quartus建立的工程中包含有头文件，而该工程在Modelsim仿真时有时会报错。Quartus版本是Quartus Prime 17.1 Lite Edition；Modelsim版本是Modelsim SE 10.2。1、Quartus工程中`include包含的是“***.vh”（或者“***.h”）文件，在Quartus中对工程编译时，“***.vh”文件一定要保存在Quart...

在用modelsim进行时序仿真时，出现高阻态信号（蓝线）或者不定态信号（红线）的问题，如下图。出现这样的情况，有一种可能的原因就是没有对这些信号进行初始化，所以在modelsim中认为输入信号为高阻态（z），输出信号为不定态（x）。解决办法：对于输入信号在测试文件（tb）中一定要赋值；输出信号将其复位为一个确定的初始状态，比如采用异步复位的方式（如下图），此时的复位信号rst_n在测...

在建立QUARTUS ROM IP时使用的mif文件对内存进行初始化后（如图1），使用MODELSIM仿真ALTERA IP ROM ，MODELSIM不能使用mif文件中的数据。图1 mif文件初始化ROM这个时候可以：1、用QUARTUS打开 ***.mif文件，将其另存为***.hex文件。2、新建MODELSIM工程，将要仿真的文件添加到工程中，包括在QUARTUS工程中...

错误陈述：在用modelsim做仿真时，遇见一个错误，提示的是Error: F:/study/test/test/test_tb.v(10): 'clk' already declared in this scope (test_tb).很简单的一个testbench源码如下：`timescale 1ns/1psmodule test_tb ();test test_init(.c...