处理器指令编码可重定义的方法_RISC-V学习笔记1 《基于FPGA与RISC-V的嵌入式系统设计》第3章 RISC-V指令集...

本文详细介绍了《基于FPGA与RISC-V的嵌入式系统设计》中关于RISC-V指令集的内容。书中重点讲述了RISC-V与8051指令集的差异,如RISC-V的指令长度编码、小规模、规整格式及单功能指令特性。此外,还阐述了RISC-V的用户指令集和特权架构,特别是基础整数指令集(RV32I)和机器模式在特权架构中的应用,强调了两者分离以实现ABI兼容性的目的。
摘要由CSDN通过智能技术生成

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今天读了顾长怡的《基于FPGA与RISC-V的嵌入式系统设计》第3章 RISC-V指令集,做了一些简单的笔记。

1、这本书既然要基于RISC-V讲嵌入式系统设计,就必须要介绍RISC-V的情况。介绍RISC-V相关的内容主要集中在“第3章 RISC-V指令集”和“第4章 设计基于RISC-V指令集的Soft CPU”。其中“第3RISC-V指令集”是RISC-V的通识介绍。

2、RISC-V指令集和典型的CISC指令集的代表8051指令集相比:引入了指令长度编码;指令集规模较小,指令格式规整;每条指令实现单个功能;内存访问只能通过LOAD/STORE。

3、RISC-V的官方标准分为用户指令集(User-Level Instruction Set Architecture)与特权架构(Privileged Architecture)。其中,拥护指令集可以进一步分为基础整数指令集(Based Integer Instruction Set)和扩展指令集(Extension)。

4、RISC-V将用户指令集和特权架构分开的目的,是希望不同特权架构的处理器可以在ABI互相兼容。

5、本书因为主题为嵌入式系统设计,所以在指令集层面主要是聚焦于RISC-V32位整数指令集(RV32I)。在特权架构层面,主要聚焦于机器模式。这两块也是第3章的主要内容,无论是从介绍的细致层度还是从篇幅上,这两块都是重点。


参考资料:

1.顾长怡.《基于FPGA与RISC-V的嵌入式系统设计》.北京:清华大学出版社.2020.

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f32c是可重定向的,标量的,流水线的32位处理器核,其可以执行RISC-V或MIPS指令集的子集。它在参数化VHDL中实现,其允许具有不同面积/速度权衡的合成,并且包括分支预测器,异常处理控制块和可选的直接映射高速缓存。 RTL代码还包括诸如多端口SDRAM和SRAM控制器,具有复合(PAL),HDMI,DVI和VGA输出的视频帧缓冲器,具有用于精灵和窗口的简单2D加速,浮点向量处理器,SPI,UART,PCM音频,GPIO,PWM输出和定时器,以及为各种制造商的众多流行FPGA开发板定制的胶合逻辑。在合成整数基准中,内核以存储在片上块RAM中的代码和数据产生3.06 CoreMark / MHz和1.63 DMIPS / MHz(1.81 DMIPS / MHz,功能内联)。当配置为16 KB指令和4 KB数据高速缓存,并且代码和数据存储在外部SDRAM中时,内核产生2.78 CoreMark / MHz和1.31 DMIPS / MHz。包括定时器和UART的性能优化的f32c SoC仅占用1048个6输入LUT,同时仍然能够在最紧凑配置(仅消耗697(649个逻辑加48个存储器)LUT)下合成时执行gcc生成的代码。可配置选项包括:C_arch RISC-V或MIPS ISAC_big_endian总线端C_mult_enable合成乘法单位C_branch_likely支持分支延迟时隙取消C_sign_extend支持符号扩展指令C_movn_movz支持条件移动指令C_ll_sc支持原子读 - 修改 - 写构造C_branch_prediction合成分支预测器C_bp_global_depth全局分支历史跟踪大小C_result_forwarding合成结果旁路C_load_aligner合成加载对齐器C_full_shifter pipelined而不是迭代移位器C_icache_size指令高速缓存大小(0到64 KB)C_dcache_size数据高速缓存大小(0到64 KB)C_debug综合单步调试模块
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