racte margin 居中 失效_关于封装级和die级失效分析

封装级的失效未来怎么搞

die级的失效又怎么搞

在超摩尔时代，在制程上TSMC已经来到了5nm+了，gate尺寸其实不可能低于一个原子的。

那怎么继续维持摩尔定律的面子，继续让资本与市场有信心呢。

那就在封装上动心思啊，封装对于国内来说是一个机会，可能弯道超车。

硅通孔技术（TSV，Through Silicon Via）、2.5D Interposer、3D IC、Fan-Out等这些新的封装技术对于我们来说，已经来临。我们现在的好多项目已经验证通过。SI,PI仿真已经完成，板级，die级别的可靠性验证已经在进行。

那么问题来了，大尺寸、大功耗、先进封装的芯片失效了面临更多的可靠性问题，比如interposer会发生EM,比如板级更容易出现warpage,比如出现热功耗导致的加速老化等。

这些失效对于问题的闭环来说是难点，为了提高产品的可靠性是不利的。

这是我思考的问题，现在对于这些失效我们要有一个预判，路阻且长的。

无损的热点检测技术thermal emmi 是一个很有效的手段，phase值定位到失效热点的位置。

除了这条，还有其他的吗？有比如3D-xray会是另一个会大量使用的测试工具。