杭电2017计算机组成原理期末,杭州电子科技大学计算机组成原理期末样卷(b).doc...

杭州电子科技大学计算机组成原理期末样卷(b).doc

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内容要点：

图 1 模型机结构图 2 微程序流程图…… …… ……HALT 停机 1111内存地址的部分单元内容如下：单元地址 内容 单元地址 内容 单元地址 内容10H 80H 20H 01H 24H 91H11H 90H 21H 23H 25H 01H12H 10H 22H 81H 26H F0H13H 11H 23H 12H 27H 20H若(PC)＝20H，变址寄存器( SI)＝10H，则此时启动程序执行，问执行了几条指令程序停止？写出每条指令的助记符、寻址方式、EA、操作数和执行结果。(2)(6 分)该微程序控制器有 30 种微操作命令，采用直接控制法，有 4 个转移控制状态，采用译码形式编码，微指令格式中的下址字段 7 位，微指令格式如下，则操作控制字段和判别测试字段各有几位？控存的容量为多少(字数×字长)？ 控制字段 判别测试字段 下址字段(3)(6 分)模型机的某条指令的微程序流程图如图 2 所示，写出该条指令的功能、寻址方式、指令第二字的含义。(4)(6 分)写出上述 MOV DR,DATA 指令的微程序流程图。③ (5 分)求 [X+Y]浮 (要求用补码计算，列出计算步骤)。④ (7 分)求 [X*Y]浮 (要求阶码用补码计算，尾数用补码 BOOTH 算法计算，列出计算过程和算式)。四．综合设计题(47 分)1． ( 20 分)某机字长 8 位，CPU 地址总线 16 位，数据总线 8 位，存储器按字节编址，CPU 的控制信号线有：MREQ#(存储器访问请求，低电平有效)，R/W#(读写控制，低电平为写信号，高电平为读信号)。试问：(1) (2 分)若该机主存采用 16K×1 位的 DRAM 芯片(内部为 128×128 阵列)构成最大主存空间，则共需 个芯片。若采用异步刷新方式，单元刷新周期为2ms，则刷新信号的周期为 ms。 (2) (4 分)若为该机配备 1K×8 位的 Cache，每字块 4 字节，采用 4 路组相联映象，则主存地址中字段块内地址 位，字段 Cache 组地址 位，字段高位标记 位。若主存地址为 1234H，则该地址映象到的 Cache 的第 组。(3) (4 分)若 CPU 执行一段时间时，Cache 完成存取的次数为 2400 次，主存完成的存取次数为 100 次，已知 cache 的存储周期为 20ns，主存的存储周期为 100ns。则 Cache/主存系统的平均访问时间为 ns，Cache/主存系统的效率为 。(4) (10 分)若用若干个 8K×4 位的 SRAM 芯片形成 24K×8 位的 RAM 存储区域，起始地址为 2000H，假设 SRAM 芯片有 CS#(片选，低电平有效)和 WE#(写使能，低电平有效)信号控制端；试写出 RAM 的地址范围，并画出 SRAM 与 CPU的连接图(请标明 SRAM 芯片个数、译码器的输入输出线、地址线、数据线、控制线及其连接)。2． (27 分)设某 8 位计算机指令格式如下：OP( 4 位)SR(2 位) DR( 2 位)A DDR/ DATA / DISP注意：除了 HALT 指令为单字指令外，其他指令均为双字指令；其中， SR 为源寄存器号， DR 为目的寄存器号，指令第二字为地址、数据或偏移量。模型机结构如图 1：(1)(9 分)下面是该模型机的指令系统的一部分：指令助记符 功能 OPMOV1 DR,DATA DATA→DR 0000MOV2 [ADDR],SR SR→ADDR 0001ADD DR,[[

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