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1、 下面关于PLL电路表述正确的是：
A． PLL属于模拟电路，无法用全数字电路实现B． PLL相对于参考时钟，可以输出分频、倍频、分数频的时钟
C． PLL输入的参考时钟jitter值，在PLL输出是会变大，也可能变小
D． PLL的jitter值等于同步数字电路中clock uncertainty的设定值A PLL可以用数字电路实现
D clock uncertainty是pre_layout设置的，用来建模不确定性。包括jitter + skew
2、如图所示时序路径示意图，椭圆表示组合逻辑，FF1/FF2表示寄存器，A表示数据输入端口，CLK表示时钟输入端口，Z表示数据输出端口
A. 只要在端口CLK上创建时钟，即可约束A->Z之间的组合逻辑的延时B. 只要在端口Z上设置输出延时，即可约束FF2 -> Z之间的组合逻辑的延时
C. 只要在端口CLK上创建时钟，即可约束FF1->FF2之间的组合逻辑的延时
D. 只要在端口A上设置输入延时，即可约束A->FF1之间的组合逻辑的延时
在逻辑综合时，一般有4中path group:
Input to reg ：输入端口到寄存器，通过set_input_delay设置输入端口外的延时，来约束组合逻辑延时
Tclk – T1 – Tinput_delay – Tsetup > 0
我们设置 Tclk和Tinput_delay，从.lib/.db库里面读入Tsetup,工具就会约束优化T1组合逻辑
Reg to reg ：寄存器到寄存器，通过create_clock，约束为时钟周期
Tclk - Tcq - T2 - Tsetup> 0;
Reg to output ：
我们设置 Tclk和Toutput_delay，从.lib/.db库里面读入Tcq,工具就会约束优化T3组合逻辑
Tclk - Tcq - T3 - Toutput_delay > 0;
Input to output;
我们设置Tinput_delay + Toutput_delay,工具就会约束优化T4组合逻辑
Tclk - Tinput_delay -T4 - Tout_delay > 0;
也可以直接设置 set_max_delay
3、 一个线性反馈移位寄存器（LSFR）的特征多项式为F(x)=x4+x+1,初始态为全1，则以下哪些描述是正确的？
A. 输出的m-序列为11100101B. 该LFSR包含四个寄存器
C. 寄存器的状态不会出现全零
D. 该LFSR能够产生的不重复序列最长为15位
下图是多项式对应的电路图：
输入初始为：1111
4个寄存器序列依次为：
1111 -> 0111 -> 1011 -> 0101 -> 1010 -> 1101 -> 0110 -> 0011 -> 1001 -> 0100-> 0010 -> 0001 ->1000 -> 1100 -> 1110 ->1111
OUT 序列依次为：
111101011001000
4、以下关于验证的描述，正确的是
A． 验证平台使用checker检测DUT的行为，只有知道DUT的输入输出信号变化之后，才能根据这些信号变化来判定DUT的行为是否正确B． SystemVerilog区别于verilog的一个重要特征是其具有面向对象语言的特性：封装、继承和多态
C． UVM是synopsys、cadence、mentor等EDA厂商联合发布的验证平台
D． Verilog，SystemVerilog, SystemC, UVM 都是验证常用的硬件语言A checker不用等到DUT输入输出变化，可以使用assertion验证DUT内部信号
C Accellera构建了UVM，并得到了三大厂商（Cadence、Synopsys和Mentor Graphics）的共同支持。
下面这张图就说明了 Accellera 的“恐怖如斯” ！
D UVM(Universal Verification Methodology)，是验证方法学，不局限于某一种语言。
5、 以下关于FIFO描述正确的是
A. 空信号是在写时钟域产生的，满信号是在读时钟域产生的
B. 外部可以直接操作FIFO的读写地址C. FIFO可以分为同步FIFO和异步FIFO
D. FIFO是先进先出的存储器
A “写满读空”。空信号是在读时钟域产生的，满信号是在写时钟域产生的
B FIFO（First Input First Output，先入先出队列），外部不可以直接操作FIFO的读写地址
6、在静态时序分析中计算时钟延迟需要考虑一下哪些因素？
A. 寄存器的建立和保持时间B. 工艺特性造成的on-chipvariation
C. 时钟源的抖动（jitter）
D. 时钟树不平衡引入的偏差（skew）
E. 系统时钟干扰
BCDA 建立和保持时间是时序库里面的内容。
7、 下面逻辑电路表示逻辑功能为F=(AB)’+C’的是
A.
B.
C.
8、 下面是芯片中有关GPIO的叙述，不正确的是：A． GPIO一般只具有0态和1态，不具有高阻状态B． GPIO的引脚一般是多功能复用的
C． GPIO作为输出接口时具有锁存功能
D． GPIO作为输入接口时具有缓冲功能
9、和模拟滤波器相比，数字滤波器具有可靠性好，精度高，实现灵活等特点。
以下列出了几种数字滤波器的理想幅频特性，请选出哪一种是带阻滤波器的幅频特性？
D 带通滤波器：它允许一定频段的信号通过，抑制低于或高于该频段的信号、干扰和噪声；
带阻滤波器：它抑制一定频段内的信号，允许该频段以外的信号通过。
11、以下关于格雷码的描述哪些是正确的?A. 卡诺图的坐标是按照格雷码的顺序标注的
B. 格雷码0110对应的二进制数是0100
C. 格雷码相邻的码组间仅有一位不同
D. 格雷码从编码形式上杜绝了逻辑冒险的发生
E. 格雷码常用于提高单一时钟域内总线数据的可靠性格雷码常用于提高跨时钟域内总线数据的可靠性
12、如下为verilogHDL描述的一段程序，请选择对它产生波形描述正确的是：
A. 周期为15B.clk=0
C.clk=1D.占空比1/3的时钟
13.电容器接到交流电源的两端时，下列说法不正确的是
A．电路中有了电流，表现为交流“通过”了电容器
B. 实际上是电容器交替进行了充电和放电C. 实际上自由电荷通过了两板级间的绝缘材质D．实际上自由电荷没有通过两级间的绝缘材质
14.请分析如下图所示CMOS电路实现的是什么逻辑功能？CMOS逻辑，下拉“串与并或”
15、下图为一个全加器，假设每个门延时为T，不考虑线延时和扇入扇出，下列说法正确的是
A 8位carry-lookhead adder 最大延迟为 4TB 8位carry-lookheadadder 最大延迟为 3T
不管几位加法器，超前进位逻辑的进位都是三级结构，故其延时为三个门
16、如图
以上断言在那个时钟沿开始的时序可以判决成功？以上断言表示，当时钟上升沿时，start信号拉高，经过三个时钟周期后，a为高，之后两个时钟周期b为高，这个事件（a为高之后两个时钟周期b为高）又发生一次；之后再过两个时钟周期，stop为高。正确答案在 clk的第11个上升沿，start
17、A和B均为补码表示的二进制，其中A=10010010B，B=10001011B
请问下列选项中哪一个为A+B的运算结果：
A．100011101
B．110011101
C．111100010
D．011100011A+B=10010010B+10001011B=100011101B
故选A
18、下面关于verilog描述正确的是：A.如果A=1’b1,B=1’b0,F=A&~B|B&~A||B,则F=1’b1.
B．y=a+b；属于阻塞赋值语句，执行该语句时，先计算a+b值，然后更新y值，在此过程中不能运算其他语句
C．generate，for，function语句可以综合(for循环可综合时，循环变量必须是固定值)
D．如果A=4’hb，则^A=1’b1
ABCD
19、以下关于电路处理说法正确的是：A:同步电路系统中可以有一个时钟及其三分频时钟进行驱动；B:DFF的setup时间是根据DFF和DFF之间的时序路径分析出来的，把时钟变慢可以增加DFF的setup时间
C:数字电路设计中是竞争和冒险会带来电路上的毛刺，需要加入RC滤波电路清除
D:如果DFF的hold时间不满足，通常可以通过时钟运行速度来解决
E:异步reset信号因为和时钟是异步的，因此不需要加时钟约束
B setup时间 是.lib/.db库里面的内容，是DFF器件的属性
C 边沿触发器D输入端对于毛刺不敏感，只需要满足setup/hold time，不需要专门加滤波器
D Thold计算与时钟无关 Thold< Tcq+Tcom
E 类似于 setup 和hold。异步信号有remove和recovery time check
20、以下代码中哪些会推导出锁存器（latch）？
A.
B.
C.
D.
CD
组合逻辑if else 或者case不完整会产生 latch.
B中加上了语句 zip =0 ,不会产生latch
综合出锁存器，本质原因是综合工具默认会在输出不变化的时候，保持原来的值。而组合逻辑没有存储记忆的功能，所以才会综合出锁存器。
通过最后一个例子，在DesignCompiler中综合
Temp被工具优化掉了，并且电路综合成latch
clk = 1 ，NextState = CurrentState ;
clk = 0 , NextState = NextState ;
21:下面降低功耗的方法中，属于降低静态功耗的有A:门级电路的功耗优化
B:多阈值电压
C:门控时钟电路
D:操作数分离E:多个供电电压
ABE
在CMOS电路中，静态功耗主要是漏电流引起的功耗。
22：关于建立setup和保持hold时间的表述哪些是正确？A:解决setup time violation的方法之一是适当降低时钟频率B:解决hold time violation的方法之一是适当降低时钟频率C:setup time 不受系统时钟频率影响D:setup time 是指有效的时钟沿来临之后的数据需要保持的时间
AC
B：hold时间与时钟频率无关 Thold< Tcq+Tcom
D:setup time 是指在有效的时钟沿之前，数据需要提前到达的时间
23：中断是处理器能完成并行性，实时操作的一种重要手段，请选出如下有关中断的正确描述？A:以上表述都不对B:中断的响应过程中，保护程序计数器的作用是cpu能找到中断处理程序的入口地址，
C:cpu在响应中断期间，原来的程序依然可以执行
D:中断响应中，断点保护，现场保护由用户编程完成。
B：保护程序计数器的作用是cpu退出中断，找到主程序的入口地址。
C：原程序是中止的，不能运行
D:现场保护由系统自动（编译器）完成
24：以下关于FPGA和ASIC描述正确的是：A:FPGA开发周相对短
B:相同工艺下，ASIC能跑更快的时钟C:FPGA更注重面积的要求。D:ASIC批量生产时成本相对低
ABD25：对于90nm制程芯片，合法的电压，环境温度范围内，以下哪种情况内部信号速度最快：
A:温度低，电压低B:温度低，电压高C:温度高，电压低
D:温度高，电压高
B
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