negative timing check

此篇是对negative timing check的个人理解，不对之处望指正.
理想情况下，带延时的时序波形满足建立时间和保持时间都为正值.

实际上一个asic_cell中除了包含触发器，还有路径延时信息，时钟和数据到达真正到达触发器的时间要加上这些路径延时；而实际检查的时候是将触发器和路径延时在一起检查的，因此这种情况便出现了negative timing check.
1.long reference event delay

当此情况出现时，violation window需要向右移动.
$setuphold (posedge clock, data, -10, 31, notifyreg);

图11-12表现出来的是整个cell的top_module需要满足的时序关系，经过路径延时之后，到达触发器时，满足正的建立时间和保持时间.
2.long data event delay


11-14中可以看出在入口需要满足negative hold time，经过路径延时之后到达触发器时变为正的建立时间和保持时间.