vcs three-step flow学习记录

1.analysis
仿真的第一步是analysis.在这步当中，用vhdlan/vlogan分析VHDL、verilog、system verilog等文件，检查设计的语法错误.
a.分析vhdl
vhdlan [vhdlan_options] file1.vhd file2.vhd
b.分析verilog
vlogan [vlogan_options] file1.vhd file2.vhd
c.分析system verilog
vlogan -sverilog [vlogan_options] file1.sv file2.sv file3.v
c.分析OpenVera
vlogan -ntb [vlogan_options] file1.vr file2.vr file3.v
d.分析SystemVerilog and OpenVera files
vlogan -sverilog -ntb [vlogan_options] file1.sv file2.vr file3.v
e.work
通过-work告诉vcs mx保存中间文件.在分析设计之前，确保在synopsys_sim.setup中定义了需要生成的中间文件的名字.-work创建的是逻辑库的名字，逻辑库存放的位置即物理库的位置由synopsys_sim.setup所确定.在makefile中使用的时候，用的是其逻辑库的名字.