iserdese2接口详解_Xilinx Notes.docx

Xilinx Notes

7 Series FPGAs Overview参考ds180_7Series_Overview.pdf。General Description7系列包括Artix 7、Kintex 7和Virtex 7。其中Artix 7面向较低端应用，功耗低，价格低，封装小；Kintex 7面向中端应用，性价比更高，性能约比Artix 7提高2倍；Virtex 7面向高端应用。采用28nm工艺。Summary of 7 Series FPGA FeaturesReal 6-input look-up table(LUT) technology configurable as distributed memory.SelectIO technology with support for DDR3 interfaces up to 1866Mb/s.600Mb/s to 6.6Gb/s up to 28.05Gb/s.包括一个用户可配置的ADC(双12位，1MSPS的ADC)，芯片内部集成热和电源传感器。DSP slices with 25×18 multiplier, 48-bit accumulator, and pre-adder.Powerful clock management tiles(CMT), combining phase-locked loop(PLL) and mixed-mode clock manager(MMCM) blocks for high precision and low jitter.支持PCIe的endpoint和root port，支持gen3。1.0V核电压，当需要达到更低的功耗时，可配置0.9V核电压。CLBs, Slices, and LUTs7系列的FPGA可将任意一个查找表配置为6输入查找表(64bit ROM)，或配置为2个5输入查找表(32bit ROM)。这两个5输入查找表共享地址和逻辑输入，每个查找表的输出有一个可选寄存器。4个6输入LUT，8个寄存器以及相应的乘法器、算数进位逻辑组成一个slice，2个slice组成一个CLB。Clock Management7系列FPGA最多有24个CMT(clock management tiles)，每个CMT包含一个MMCM(mixed-mode clock manager)和一个PLL。具体可参考ug472_7Series_Clocking.pdf。Mixed-Mode Clock Manager and PLLMMCM和PLL共享很多相同的特性。D、M和O是3个重要参数。D为前分频，M为倍频，O为奇偶分频(？)。这些参数也可以通过DRP(Dynamic Reconfiguration Port)配置。PLL输出时钟数为6，MMCM为7。MMCM Additional Programmable FeaturesMMCM可实现小数倍频和分频。Clock Distribution通过6中不同类型的时钟线(BUFG, BUFR, BUFIO, BUFH, BUFMR, and the high-performance clock)满足3中不同应用目的：高扇出、低传输延时和极低的偏斜。时钟可分为3类，全局时钟、局部时钟和I/O时钟。I/O时钟are especially fast，且只能用于I/O逻辑和SERDES。7系列芯片中，MMCM输出可与I/O直连，提供低抖动、高性能接口。Block RAMBlock RAM的关键特性如下。双端口36KbRAM，端口宽度可达72可编程FIFO逻辑内置error correction circuitry7系列FPGA有50到1880个block ram。只是使用FIFO controller时，FIFO的读写端口的宽度必须一致。Digital Signal Processing-DSP SliceDSP的主要特点如下。25×18的二进制补码乘法器，48位的累加器Pre-adder可选的pipelining、ALU，以及专用的级联总线Pre-adder可改善资源利用率非常高的设计，降低DSP slice数量达50%。DSP具有48bit的pattern detector，用于convergent或者symmetric rounding。也可用于实现96bit宽的逻辑功能。DSP slice提供pipelining和extension capabilities，可提高除了DSP之外的许多应用的速度和效率。如宽动态总线移位、存储器地址生成、宽总线多路选择器和memory-mapped I/O register files。Input/Output主要特性。支持1866Mb/s DDR3内置高频解耦电容，提高信号