计算机组成 存储系统设计实验,杭电计算机组成原理存储器设计实验.doc

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杭州电子科技大学计算机学院实验报告课程名称:计算机组成原理实验项目:存储器设计实验指导教师:实验位置:5姓名:班级:学号:日期:2015年5月15日实验目的学****和使用VerlilogHDL进行和思绪电路的设计方法学****在ISE中设计生产MemoryIP核的方法学****存储器的结构及读写原理,掌握储存器的设计方法实验环境ISEDesignSuite14.6DigilentAdeptNexys3实验板实验内容(算法、程序、步骤和方法)生成MempryIP核的产生步骤新建关联文档*.coe初始化文件操作新建一个MemoryIP内核MemoryIP内核的参数设置调用RAM_B存储模块编写一个实验验证的的顶层模块,调用生成的存储器模块配置管脚产生*.bit文件顶层模块:moduleTest_RAM_B(Mem_Addr,C,Mem_Write,Clk,LED);input[7:2]Mem_Addr; input[1:0]C; inputMem_Write,Clk; outputreg[7:0]LED; wire[31:0]M_R_Data; reg[31:0]M_W_Data; RAM_Bram(.clka(Clk),.wea(Mem_Write),.addra(Mem_Addr[7:2]),.dina(M_W_Data),.douta(M_R_Data)); always@(*) begin LED=0; M_W_Data=0; if(!Mem_Write) begin case(C) 2'b00:LED=M_R_Data[7:0]; 2'b01:LED=M_R_Data[15:8]; 2'b10:LED=M_R_Data[23:16]; 2'b11:LED=M_R_Data[31:24]; endcase end else begin case(C) 2'b00:M_W_Data=32'h0002_0003; 2'b01:M_W_Data=32'h0002_0603; 2'b10:M_W_Data=32'h1234_5678; 2'b11:M_W_Data=32'hffff_ffff; endcase end endendmodule(接上)实验内容(算法、程序、步骤和方法)"C[0]"LOC="C[1]"LOC="Clk"LOC="LED[0]"LOC="LED[1]"LOC="LED[2]"LOC

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