数字时钟设计verilog_2021 vivo数字IC提前批笔试题

vivo数字IC 笔试题型：单选17题+多选3题+简答4题

1.十进制数-1,用4位二进制表示的原码、补码、反码分别是（）

A 1001B 0111B 1110B

B 1111B 0111B 1000B

C 1111B 1110B 1000B

D 1001B 1111B 1110B

2.下面哪种不属于验证覆盖率

A状态覆盖率

A 状态覆盖率

C条件覆盖率

C 条件覆盖率

3.下面哪个不属于跨时钟域数据传递的基本方法

A 使用握手协议

B 使用多级触发器缓冲

C 信号通路上插入islocation

D 使用FIFO

4.下列功耗措施哪个可以降低峰值功耗

A 静态模块级clock gating

B memory shut down

C power gating

D 大幅度提高HVT比例

5.有一个FIFO设计，输入时钟100Mhz，输出时钟80Mhz，输入数据模式是固定的，其中1000个时钟中有800个时钟传输连续数据，另外200个空闲，请问为了避免FIFO下溢/上溢，最小深度是多少

A 320

B 80

C 160

D 200

6.假设一个3bit计数器（计数范围0-6），工作在38M时钟域下，要把此计数器的值传递到另一个异步100M时钟域，以下不正确的是

A 使用异步FIFO

B 锁存+握手信号

C 使用格雷码

D 使用DMUX电路

7.X和Y 均为补码表示的二进制，其中X=10010010B，Y=10001011B，下列选项中X+Y正确的是

A 110011101B

B 011100011B

C 111100010B

D 100011101B

8.时钟的占空比指的是

A 时钟的变化速度

B 时钟的变化范围

C 低脉冲的持续时间与脉冲总周期的比值

D 高脉冲的持续时间与脉冲总周期的比值

9.D触发器Tsetup=3ns，Thold=1ns，Tck2q=1ns，该D触发器最大可运行时钟频率是

A 1GHZ

B 250MHZ

C 500MHZ

D 200MHZ

10.逻辑电路低功耗设计中，无效方法是

A 采用慢速设计

B 减少信号翻转

C 采用较慢速的时钟

D 提高阈值电压

11.以下verilog运算符优先级由高到低正确的是

A ! ,&, ^, |, &&

B ^, !,&,|,&&

C !,|,&,&&,^

D &,|,&&,^,!

12.在RTL设计阶段，降低功耗的常用设计方法是

A 门级电路的功耗优化

B 门控时钟

C 降低电路漏电流

D 多阈值电压

13.下面哪个不是循环关键字

A repeat

B forever

C while

D fork

14.netlist一般通过什么手段进行验证其正确性

A.随机验证

B RTL验证

C 形式验证

D 网表验证

15.下图为组合逻辑Y=f（x1,x2,x3,x4）的真值表，请根据真值表选择Y的逻辑表达式

16.无符号二进制除法1110111B/1001B的结果是

A 商：1101B ， 余数：110B

B 商：1101B ， 余数：110B

C 商：1101B ， 余数：10B

D 商：101B ， 余数：10B

17.组合逻辑电路的冒险现象是由于（）引起的；

A 电路未达到最简

B 电路存在延时

C 逻辑门类型不同

D 电路有多个输出

【多选】

18.对解决亚稳态问题有效果的方法是

A 用反应更快速的DFF

B 改善时钟质量，用边沿变化快速的时钟信号

C 降低时钟频率

D 引入同步机制，如加两级触发器

19.下面verilog中哪个或者几个会生成寄存器

A always@（clk）

reg_a<=reg_b;

B always@(posedge clk)

reg_a<=reg_b;

C always@(posedge clk)

reg_a<=reg_b;

D assign reg_a=reg_b;

20.Supposedly there is a combination circuit between two register driven by a clock .what will you do if the delay of the combinational circult is greater than clock signal;

1. To reduce clock frequency
2. To increase clock frequency
3. To make it pipelining
4. To make it mulit_cycle

【简答】

21.解释setup和hold time violation ,并说明解决办法

22.请描述如下代码，实现加法；

C=A+B；

A是21bit无符号数；

B是18位有符号数；

如何实现才能保证正确得到一个不溢出的有符号数C；

23.请找出下面异步同步电路当中存在的问题并改正

reg reg_aa,reg_ab,reg_ac reg_ad;

reg reg_ba,reg_bb;

always@(posedge clk_a)

reg_ab<=reg_aa;

always@(posedge clk_a)

reg_ad<=reg_ac;

always@(posedge clk_b)

reg_ba<=reg_ab&reg_ad;

always@(posedge clk_b)

reg_bb<=reg_ba;

24.下图中的电路，器件延时如图标注，将框内电路作为一个寄存器，其有效setup time=？Hold time=？