一、实验目的
设计、验证并优化
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位超前进位加法器的逻辑功能。
二、实验原理
1
、
1
位全加器原理
全加器的求和输出信号和进位信号,
定义为输入变量
A
、
B
、
C
的两种组合布尔函数:
求和输出信号
= A
⊕
B
⊕
C
进位信号
= AB + AC + BC
实现这两个函数的门级电路如下图。
并不是单独实现这两个函数,
而是用进位信号
来产生求和输出信号。这样可以减少电路的复杂度,因此节省了芯片面积。
上述全加器电路可以用作一般的
n
位二进制加法器的基本组合模块,
它允许两个
n
位的二进制数作为输入,
在输出端产生二进制和。
最简单的
n
位加法器可由全加器串联
构成,
这里每级加法器实现两位加法运算,
产生相应求和位,
再将进位输出传到下一级。
这样串联的加法器结构称为并行加法器,
但其整体速度明显受限于进位链中进位信号的
延迟。
因此,
为了能够减少从最低有效位到最高有效位的最坏情况进位传播延时,
最终
选择的电路是十六位超前加法器。
2
、超前进位加法器原理
超前进位加法器的结构如下图。超前进位加法器的每一位由一个改进型全加器产
生一个进位信号
gi
和一个进位传播信号
pi
,其中全加器的输入为
Ai
和
Bi
,产生的等式
为: