计算机体系结构的相关技术研究
摘要：本文就计算机体系结构的相关技术作了一些相应的探查。主要着重于嵌入式方面，包括XScale,RISC32.另外对新兴的IRAM也进行了一下研究。内容并不深入，主要是抛砖引玉，为进一步研究做一些必要知识的准备。
XScale体系结构
随着计算机多媒体技术及无线通信技术的发展,嵌入式系统的应用已成为生活中不可或缺的部分。不同于PC机处理器的是,嵌入式处理器除了将计算速度作为性能评价指标外,将系统集成度和整体功耗考虑进去。这些技术参数既相互配合、又相互制约。如何取得性能间的平衡,现已成为嵌入式处理器的重要衡量指标。XScale体系结构是采用Intel技术并同ARM v5TE架构相兼容的嵌入式微处理器的构架,它对ARM体系结构进行了增强,具有低功耗、高性价比等特点[1]。基于XScale体系结构的嵌入式技术已被应用于消费类电子产品、实时数据采集和网络通信等广泛的领域中。XScale虽然引入了一系列高性能微处理器的设计技术,但要有效地发挥XScale体系结构的处理能力尚需高效的编译系统和支持多任务的实时操作系统的支持。本文对XScale体系结构进行了分析,并提出了性能优化的策略。
XScale运用先进的Intel设计技术,采用PBGA封装的形式,实现了ARM v5TE架构,可以在很高的主频下运行[2]。它在数据处理、存储器系统和分支预测等方面进行了扩展和增强,在保持ARM体系结构简洁、体积小、成本低和功耗小的基础上,性能得到显著提高。
超级流水线结构是由整型管道、存储器管道和MAC管道构成。整型管道包括7级流水线结构,取指令1(分支目标缓冲器)->取指令2->译码->寄存/移位->ALU实现->状态执行->回复;存储器管道除包括整型管道的前5级外,后接3个高速缓存,数据Cache1、数据Cache2和数据回复Cache,共8级流水线结构;MAC管道是6～9级的流水线结构,包括整型管道的前4级和4级MAC段,以及一个数据回复Cache,其中MAC2-4的选通由数据决定。流水线结构级数越多越能提高指令的执行速度。使用分支目标缓冲器的目的在于成功地预知分支指令的结果。128个入口的分支目标缓冲器的每个入口都包含了分支指令的地址、与分支指令相联
系的目标地址以及该分支的执行情况,它由协处理器15使能。分支目标缓冲器的使用旨在避免超级流水线结构中的分支延迟。
处理器的运算能力的提高要求访存带宽和速度也相应提高。为了保证内核能周期地存取指令和数据,XScale拥有32KB的数据Cache和32KB的指令Cache,以提高存储器的访问性
能。拥有2KB Mini Data Cache,可以避免数据Cache内数据流存取的频繁变化。Cache和TLB都支持锁定功能,可以减少Cache和TLB替换的次数。指令和数据Cache都是具有32个入口和32路相联的Cache,每路均包含1个标志地址,32字节的高速缓存队列和1个有效位,采用循环方式进行刷新存储。微小数据Cache是1个具有32个入口和2路相联的Cache,同
样采用循环方式进行刷新存储。
XScale采用了基于统计分析的分支预测功能组件。使用该组件可以对分支程序流程进行分析和记忆,将最可能转向的指令优先填充到流水线中,提高了流水线的利用率。在指令方面,XScale具有条件指令的功能,可根据标志位有选择地执行指令,可以将判断和跳转两个步骤放在同一条功能语句中完成,从而加快了运行速度,并节省了空间。
针对ARM指令在某些方面数据处理能力的不足,XScale对ARM的乘/加逻辑进行了增强,同时提供了具有SIMD(单指令多数据流)特性的DSP指令,以提高多媒体的应用能力。XScale处理器还可集成Flash闪存和Wireless MMX逻辑功能,提高XScale数据处理能力。
随着编译技术的成熟,很多编译器都实现了在编译过程中自动对应用程序进行优化,改进一些不合理的结构,生成效率较高的目标代码。但XScale体系结构的特点却给编译器的开
发带来了很大的挑战。在实际的程序设计过程中,程序优化的两个目标(运行速度和代码长度)通常是互相矛盾的。为了提高程序运行效率,往往要以牺牲存储空间、增加代码数量为代价;
而为了减少程序代码量、压缩存储器空间,可能又要以降低程序运行效率为代价。因此,在对程序实施优化之前,应根据实际需求确定相应的策略。在处理资源紧张的情况下,应着重考虑
运行速度优化;而在存储资源使用受限的情况下,则应优先考虑代码规模的优化。
运算优化的主要目的是通过简单的数学运算来替代较为复杂的数学运算以达到减少运算强度的目的,我们可以利用以下方式来实现:⑴利用左/右移位操作代替乘/除2运算:通常需要乘以或除以2的幂次方都可以通过左移或右移n位来完成。实际上乘
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