镁光ddr3布线规则_DDR3布线的那些事儿(一)

本文介绍了DDR3布线的关键注意事项,包括数据线、DQS线的布线规则,以及地址线、时钟线和控制线的分组与拓扑结构。强调了同组同层、走线间距、差分线等长等设计要点,并讨论了T型和Fly-by拓扑在不同颗粒数量下的应用。
摘要由CSDN通过智能技术生成

转载于: http://mp.weixin.qq.com/s?src=3&timestamp=1510989886&ver=1&signature=t3ZBSU8dkoN9RGP7PwnOD0Pcmyn9tyeiAi69TQ4w4bgxrUPB6oPUEVmr2fRJjCWT5FKRMW9nVxiLoVrDgaNFhJeBrsAvEU-GSG3D3NRKOsff8qB01JXYlQllxUvQF3P3pAHATKMIx-dDGtqMnjfqhoC982jVuOTnfI7TvnLgK-A=

对于DDR3的布线我们应该注意那些问题呢?

下面我们以64位DDR3为例 :(注意:设计要求会因为芯片公司而有差异,具体以芯片手册要求的为准。)

首先是数据线,数据线分组如下:

GROUP0:

DQ0-DQ7,DQM0,DQS0P/DQS0N;

GROUP1:

DQ8-DQ15,DQM1,DQS1P/DQS1N;

GROUP2:

DQ16-DQ23,DQM2,DQS2P/DQS2N;

GROUP3:

DQ24-DQ31,DQM3,DQS3P/DQS3N;

GROUP4:

DQ32-DQ39,DQM4,DQS4P/DQS4N;

GROUP5:

DQ40-DQ47,DQM5,DQS5P/DQS5N;

GROUP6:

DQ48-DQ55,DQM6,DQS6P/DQS6N;

GROUP7:

DQ46-DQ63,DQM7,DQS7P/D

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