1、FPGA是专用集成电路领域中的一种新型的半定制电路。
2、Verilog中控制时序和语句执行顺序的3种方式：基于延时的时序控制、基于事件的时序控制和电平敏感的时序控制。
3、顺序快括号使用关键字begin-end，而并行块使用关键字fork-join表示。
4、多重嵌套if else是否和case endcase表示不同条件下的多个分支是完全相同的，还是有什么不同？答：不是完全相同的。对于那些分支表达式中存在不定值X和高阻值Z的位时，case语句提供了处理这种情况的手段。
5、一个模块中可以有多个initial块，它们都是并行运行的。
6、一个模块中可以有多个always块，它们都是并行运行的。
7、如果always块是可以综合的，则表示的是某种结构；如果不可综合，则表示的是电路结构的行为。因此，多个always块并没有前后之分。
8、@ *或者@（*）表示对其后面语句块中所有输入变量的变化是敏感的。
9、
10、
11、基于FPGA的流水灯：晶振频率为50MHz，实现某led灯亮1s暗1s。
分析：晶振频率为50MHz，故时钟周期为20ns，要实现亮1s暗1s，则需计数 1s/20ns=50_000_000个时钟周期。
12、每个initial和always说明语句在仿真一开始便同时立即开始运行。initial语句在模块中只执行一次，always语句则不断地活动着，直到仿真过程结束。
13、沿触发的always块常常描述时序行为，如有限状态机；电平触发的always块常常用来描述组合逻辑行为。
14、怎样理解由always语句引导的过程块是不断活动的？答：always语句的过程块是不断活动的，检查always语句后面的信号是否发生相应变化，这是其活动的实质，如果always语句后面没有检查的信号，将会进入一个循环，将会使仿真器锁死。
15、是不是可以说沿触发是有间隔的，在一定的时间区间里只需要注意有限的点？而电平触发却需要注意无穷个点？答：不是的；沿触发是信号的上升沿或者下降沿进行触发，而电平触发是在某个信号发生改变时触发，并不需要注意无穷多个点。
16、系统任务$ random，给出一个产生随机数的例子。
17、时间尺度：timescale <时间单位>/<时间精度> 如：` timescale 1ns/1ps
18、MSB: the Most Significant Bit 最高有效位
LSB：the Low Significant Bit 最低有效位
第二部分 Verilog数字系统设计和验证
1、把行为级的Verilog模块自动转换为门级结构的工具称作综合器（systhesis tool）。
2、总线是运算部件之间数据流通的公共通道。
3、流水线设计：所谓流水线设计，实际上是把规模较大、层次较多的组合逻辑电路分为几个级，在每一级插入寄存器组暂存中间数据。
4、组合逻辑：逻辑电路没有记忆部件；时序逻辑：逻辑电路有记忆部件。
5、同步有限状态机是同步时序逻辑的基础。
6、同步时序逻辑是设计复杂的数字逻辑系统的核心。
7、生成与时钟精确配合的开关时序是计算逻辑的核心。
8、同步时序逻辑比异步时序逻辑具有更可靠、更简单的逻辑关系。
9、在同步时序逻辑中，确定下一个状态所使用的组合电路的延迟与时钟到各个触发器的差值必须小于一个时钟周期的宽度。只有满足这一前提才可以避免逻辑紊乱。
10、把一个时序逻辑抽象成一个同步有限状态机是设计可综合风格的Verilog HDL模块的关键。
11、Mealy状态机和Moore状态机的区别：Mealy状态机的输出取决于“当前状态”和“输入”；Moore状态机的输出只取决于“当前状态”。
12、状态机的置位与复位：状态机的异步置位与复位，与时钟无关；状态机的同步置位与复位，与时钟有关。
阻塞赋值与非阻塞赋值
13、阻塞赋值和非阻塞赋值对应两种不同的电路结构。阻塞赋值对应的电路结构往往与触发沿没有关系，只与输入电平有关系。非阻塞赋值对应的电路结构往往与触发沿有关系，只有在触发沿时才有可能发生赋值的变化。
14、在描述组合逻辑的always块中用阻塞赋值，则综合成组合逻辑的电路结构；在描述时序逻辑的always块中用非阻塞赋值，则综合成时序逻辑的电路结构。
15、阻塞逻辑与非阻塞逻辑的异同：
a.阻塞赋值：其先计算等号右边部分的值，这时赋值语句不允许别的Verilog语句的干扰，当把RHS赋值给LHS的时刻，才允许别的赋值语句的执行。故称为阻塞赋值。
b.Verilog非阻塞赋值语句能同时执行，可以理解为并行。
2020.10.26 22:10
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