晶圆测试开发软件,晶圆级可靠性测试:器件开发的关键步骤

摘要 随着器件尺寸的持续减小，以及在器件的制造中不断使用新材料，对晶圆级可靠性测试的要求越来越高。在器件研发过程中这些发展也对可靠性测试和建模也提出了新的要求。为了满足这些挑战需要开发更快、更敏感、更具灵活性的可靠性测试工具。

随着集成电路技术的持续发展，芯片上将集成更多器件，芯片也将采用更快的时钟速度。在这些要求的推进下，器件的几何尺寸将不断缩减，并要求在芯片的制造工艺中并不断采用新材料和新技术。这些改进对于单个器件的寿命来说影响非常大，可能造成局部区域的脆性增加、功率密度提高、器件的复杂性增加以及引入新的失效机制。从前制造器件寿命达100年的工艺在缩减尺寸之后制造的器件可能寿命不到10年——这些对于那些设计寿命为10年左右的产品来说无疑是个不利的消息。同时较小的容错空间意味着寿命问题必须在设计的一开始就给予考虑，并且在器件的开发和制造过程中一直进行监控，这个过程需要持续到最终产品完成。时至今日，器件寿命上一个很小的变化可能带来整个产品的彻底失败。

尽管大部分可靠性测试都是在器件封装级别上完成的，但许多IC制造商现在正在向晶圆级测试(WLT)转移。这种转移一般出于多方面考虑，包括将来把可靠性测试融入到晶圆的制造流程中。同已封装好的失效器件相比，晶圆级可靠性(WLR)测试也节省了大量的时间、产能、金钱以及材料的损耗。其返工时间较短，可以直接从生产线中将失效的晶圆抽出并测试，而不需要先将这部分器件封装之后再测试，封装并测试的流程需要花上两周的时间。由于大部分测试流程相似，保证了可靠性测试向WLT转移的简易性。

在半导体器件中，应力检测是衡量器件运行寿命和损耗失效的常用方法。该测试关注的失效机制位于图1所示典型失效率浴缸曲线的右侧;这就是说，并不关注与器件初用期或制造期相关的失效。

通过应力检测可以方便地做出曲线，并外推来预测器件的运行寿命。由于器件的寿命通常都是用年来度量的，因为需要采用一些手段来加速测试。最有效的方法是让器件处于应力过载状态，然后测量可以衡量性能降低的关键参数，将测得的参数外推得到器件的寿命。在图2中，曲线的右下部分(实测数据)就是在高应力状态下测得的。通过实测数据可以进行线性外推用于预测正常工作条件下器件的寿命(曲线的左上部)。

一般的WLR测试均使用应力测试技术，其中包括热载流子注入(HCI)或沟道热载流子、负偏压温度不稳定性(NBTI)、电迁移、时间相关介电层击穿(TDDB)或电荷击穿(QBD)。这些测试技术在主流CMOS器件的开发和工艺控制中运用得非常普遍(传统HCI和NBTI测试的介绍请参见附文)。

新的尺寸缩减和新材料的使用要求对这些完备的测试方法进行修改，并且升级测试工具以适应新技术。下面给出两个例子，一个是如何克服PMOS器件中与NBTI测试相关的挑战，另一个是在使用高k栅极材料的晶体管中，如何克服与电荷俘获现象相关的挑战。

NBTI测试中的退化缓和

NBTI测试的特别之处在于其性能退化在去掉应力加载之后还可以恢复(图3)。当栅极电压(Vg)引入的应力卸载之后，漏极电流(Id)和阈值电压(Vt)的退化会逐渐恢复并最终返回到起始的情况。恢复的速度对温度的依赖程度很高。在室温下完全恢复的情况也见诸报道。当恢复之后如果再次在栅极引入应力，性能退化将按照上次退化的曲线发展。但在较高温度时，将有一部分退化的性能是无法抵消的，这种情况称为退化锁定。

在并行NBTI测试中，当应力卸载后Id 退化恢复过程的测量是一个极大的挑战。传统的测试方法需要花很长的时间来测试HCI退化，通常并行对器件加载应力，之后将应力源断开，对器件进行顺序测量(图4)。这种方法有两个问题：首先，从断开应力源到开始测量需要一段时间，而在这段时间内一旦应力源消失退化的恢复实际已经开始了;其次，由于顺序测量器件，其测量时间也不同，那么退化恢复的程度也有差异。对于最后一个测量的器件来说，测量时其退化程度可能是第一个被测器件的一小部分。这些缺点要求采用无应力转换的开关、可以完成多器件并行测量的测试方法。另外还要求可以通过几点测试数据估测Vt 的退化情况，而不是像传统方法那样必须使用整条Id-Vg 曲线来测量Vt 退化。

NBTI测试中，退化恢复的另一个常见问题同晶体管工作时是否能达到频繁的开关状态有关。因为只有在晶体管关断的条件下，NBTI退化才能开始恢复。因此，如果使用传统的DC应力和退化手段，如果晶体管一直处于开态，将不会有恢复现象出现，这样将会导致低估晶体管的寿命。

一种解决这些动态恢复问题的方法是采用脉冲应力取代传统的DC应力。使用这一技术，晶体管受到脉冲应力，其工作状态在开态和关态之间交替转换。这样Vt的退化就成为脉冲频率的函数。这种测试可以提供不同应用下器件恢复性能的重要信息。例如，开关频率与晶体管在不同功能电路的使用频率不同。NBTI退化与频率的对应关系可以揭示出部分电路在测试前失效的情况。

高k栅极介电材料的电荷俘获

尽管在最先进的工艺中采用高k材料有助于解决超薄栅介质层的漏电问题，但天下没有免费的午餐。随之而来的是很多个必须解决的技术难题。其中之一就是暂态电荷俘获问题。当栅极处于偏压状态下，会发生暂态电荷俘获并导致Vt漂移。在测量沟道载流子迁移率时，电荷俘获问题还会引起漏极电流降低导致测得的载流子迁移率有偏差。另外，电荷俘获还会影响到HCI、NBTI和TDDB测试中器件参数退化的测量。这是由于大部分观察到的退化现象是由薄膜中电荷俘获引起的，7但想要观察的却是器件参数真正的退化情况。

电荷俘获问题是暂态的;也就是说其影响与时间的相关性很强。传统的DC方法将不会，或很大程度上不会涉及到这个问题。现在普遍采用脉冲激励来研究暂态电荷俘获现象。

图5所示的是两套不同的单脉冲电荷俘获(SPCT)测量系统的原理图。在每套系统中，晶体管的漏极接一定的偏压，在将脉冲激励加到栅极上。由栅极脉冲引起Id的变化被记录在示波器上。图中两套系统的不同之处在于带宽，图5b中所示的系统带宽很高，可以捕获很快的脉冲反应(一直到数十纳秒)。电荷陷阱一般对如此高速的脉冲都没有反应。因此可以测量到将电荷俘获现象降至最低的“净”晶体管性能。图6所示为分别使用长脉冲宽度(方波)和短脉冲宽度(三角波)测量SPCT的结果;在长脉冲宽度激励的Id-Vg曲线中，磁滞现象即是由电荷俘获造成的。在短脉冲激励的SPCT测试中，也可以观察到一些磁滞现象，这是由于薄膜在较短的时间里也俘获了一部分电荷造成的。

在较短脉冲宽度情况下，电荷俘获现象将会大大减弱，因此测得的Id比DC条件下测量值要高(图7)。

如果将使用脉冲I-V曲线得到的数据带入到模型中，计算所预测的沟道载流子迁移率会高一些，这更能反映这类高速开关晶体管的实际性能(即在实际使用时，晶体管受到电荷俘获现象的影响并不是很大)。

针对不同应用范围的晶体管，分别表征其电荷俘获现象将会过于复杂。因此建模工程师们如果可以在设计时不考虑这一现象那将再好不过。如果可以在仪器的选择和测试系统的搭建时，避免与DC或慢脉冲激励相联系的假象，那么测得的结果就已经足够接近真实值了。这样建立的模型可以用于操作条件的设计优化。另外，随着沉积薄膜质量和消除电荷俘获退化效应两个方面不断取得进展，工艺工程师们也需要可以表征和追踪性能提高的测试手段。

除了在常规工作的晶体管中关注电荷俘获现象外，还可以有意在栅极中引入应力造成电荷注入。这种现象被称为电荷抽取。这样做的目的是双重的：首先，这样可以控制注入电荷的数量;其次，可以确定界面的损坏是否是应力造成的，以及这些界面处的损坏如何影响介电层的电荷俘获行为。当施加应力之后，可以用电荷抽取电流发现界面处是否有损坏。