MOOC硬件加速学习

 

 

解释：第一种的数据延迟为一个加法器和选择器，控制的延迟为选择器；

           第二种数据延迟为一个加法器和选择器，控制延迟为一个加法器和选择器

          若果Aflag延迟比较晚，第二个性能比第一种差；

 

 

 解释：通常非特殊用途应避免latch的产生，通常在门控时钟或异步电路会用到。

 

 

解释：现实和综合器的悖论，综合器显示出现了一个latch；

解释：casez并不是一个并行的分支结构；

解释：同样加入parallel_case的原语；

解释：适用于负载较多的情况；

解释：电路中公共单元多，可通过资源共享减小面积，但是一般来说，共享会导致性能下降，一般是面积和性能中做取舍；

解释：根据信号的延迟，重新排列信号 ，A信号来的比较晚，可放在最后，隐藏其延迟；

 

解释：如果仅仅的将sel【1】z=b；放在最后，这与原逻辑是不一致的，因此应该敬z=b满足的条件统统放在最后；

 

解释：单if语句中，有一个控制信号到来的比较晚，如何进行优化呢：

解释：尽可能把信号单独拿出来，放在离出口最近的选择器上；

 

 注释：对原有条件进行提取，再放在一个单独的always中

 

解释：A+B<24改成A<24-B;在数据A的路径上就少了一个加法器；

解释：1bit的逻辑门代替6bit的比较器；