iverilog仿真vvp命令后无响应 在Mac中配置了iverilog仿真一些小型、典型电路设计。执行 vvp -n wave -lxt2 命令，输出 LXT2 info: dumpfile wave.vcd opened for output. 后一直没反应。
IC设计流程与工具概述 参考：IC设计流程概述、《Verilog高级数字系统设计技术与实例分析》。面试时被问到了对IC设计流程的理解，隐约觉得和FPGA的整套流程有点像，但确实没接触过，在此总结IC设计流程和工具。芯片开发流程如下图所示，芯片设计被分为两个阶段：前端设计和后端设计阶段。......
本地项目上传GitHub 将本地项目上传github便于版本管理和代码备份。自己常用两种工程建立方法：先在github建立空仓库后直接gitclone到本地，本地在该git的基础上新建工程；或，将本地已有工程的，在github上建立仓库后再建立git连接。（本文记录后者方法的命令）项目在本地和git建立连接后，后续工程迭代可以直接在VSCode中使用工具提交上传。本地项目上传GitHub已完成：GitHub上新建了一个空仓库如果本地尚未建立工程项目本地直接 gitclone 这个空仓库的地址（上图1第一种深蓝色框代码）
git命令大文件（100M）无法commit提交 git下文件上传时遇到数据文件过大（大于100M）而无法提交commit问题：1 撤销commit1.1 git log 查看提交日志信息git log命令查看commit提交信息的id号1.2 git reset 撤销 commit上图的log信息中，最新两次提交都涉及到了大文件的上传，需要撤销该两次commit，reset回本次提交前的提交。commit了大文件，哪怕将大文件删除，再次commit时仍然会继续上一次没有完成的commit，因此需要将涉及到大文件的commit撤销掉2
MIPS基本地址空间 本科曾完成MIPS指令集CPU的设计，面试时被问到是否做了MIPS地址空间的划分等处理（明显是没有做的，只做到了指令集的程度，还没有到架构的层次），于是了解一下MIPS的地址空间。参考博客：MIPS存储管理（很详细全面关于MIPS存储管理的说明）、mips地址空间说明、MIPS基本地址空间...
夏宇闻《Verilog数字系统设计教程》 - 第1章 Verilog的基本知识 第1章 Verilog的基础知识1.1 硬件描述语言HDL硬件描述语言（HDL，hardware description language）是一种用形式化方法来描述数字电路和系统的语言。设计者使用HDL设计数字系统后，通过电子设计自动化工具（EDA）仿真验证、通过自动综合工具转换成成门级电路网表、自动布局布线工具把网表转换为具体电路布线结构。在制成物理器件之前，还可以用 Verilog 的门级模型（原语元件或UDP）来代替具体基本元件。1.2 Verilog HDL的历史1.3 Verilog
数字电子技术基础 - 时序逻辑电路 1 概述1.1 时序逻辑电路的特点功能：任一时刻的输出不仅取决于该时刻的输入，还与电路原来的状态有关。电路结构：包含存储电路和组合电路；存储器状态和输入变量共同决定输出。1.2 时序电路的一般结构形式与功能描述方法可以用三个方程组来描述：输出方程、驱动方程、状态方程1.3 时序电路的分类同步时序电路与异步时序电路同步：存储电路中所有触发器的时钟使用统一的clk，状态变化发生在同一时刻异步：没有统一的clk，触发器状态的变化有先有后Mealy型和Moore型Mealy型：Y = F(
数字电子技术基础 - 半导体存储电路 1 概述存储电路：存储各种数据和信息寄存器：存储一组数据的电路，结构为一组具有公共时钟信号输入端的触发器存储器：存储大量数据的电路，基本结构由存储矩阵和读/写控制电路组成2 SR锁存两个或非门接成反馈，输入端用来置1、0，如下图所示，可将S作为置1输入端，R作为置0输入端。真值表如下（Q 表示原来的状态，Q* 表示更新的状态） 当S和R同为0，Q* 取决于Q；当S和R同为1，Q* 不定，所以正常情况下，应遵循SR=0的约束条件。任何时刻，输入都能直接改变输出的状态。3 触发器3.1
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