weixin_41029027的博客

昨天另辟蹊径地去探索了子模块的波形仿真，但找朋友唠嗑发现有可以直接生成vcd格式波形文件的方式。遂，写下此篇，简单记录下。不过今天测试完，发现看子模块波形还是有点不方便，得把引脚拉出来才能看到子模块波形。尽管多少还是有点不方便，但起码有个例子可以参考了。傻了，信号都在里面。还是打算再琢磨琢磨子模块直接导出波形。接下来就结合波形分析模块代码和功能吧！

文章目录前言一、跟着官方文档走一遍二、cache子模块的波形仿真2.1 必要的文件内容解释2.2 cache子模块波形仿真——目前环境没啥问题了，就vcd因为配置问题出不来总结前言看了那么久的verilog代码和文档，但还是没怎么接触过Vortex GPGPU全流程跑通与功能模块的波形显示。这一节就开始尝试探索这块内容。一、跟着官方文档走一遍已经有博客做了流程尝试，看了是通过容器保存运行环境的，我呢，还是老老实实按照流程走！主要还是参考这个文档：https://github.com/vorte

Vortex GPGPU的硬件设计和代码结构分析前面也分析了Vortex GPGPU中关于Cache设计的一部分代码：1、Vortex GPGPU的硬件代码分析（Cache篇1）2、Vortex GPGPU的硬件代码分析（Cache篇2）3、Vortex GPGPU的硬件代码分析（Cache篇3）在Cache篇3中我们详细分析了对Cache访问，从接收对Cache的访问request开始，到访问Cache内的各个bank，随后将应答信号gather。

前面已经分析了Vortex GPGPU的硬件设计和代码结构分析前面也分析了中关于Cache设计的一部分代码：1、Vortex GPGPU的硬件代码分析（Cache篇1）2、Vortex GPGPU的硬件代码分析（Cache篇2）本文接着分析代码详细讲解了模块中的功能，并大致梳理了对bank访问的请求-应答流程。

上一篇的Vortex GPGPU的硬件代码分析（Cache篇1）已经分析了代码的一部分，主要包括参数、变量和接口。这一篇接着分析的代码。本文接着对展开介绍，并对涉及的模块做出了解释。

本文开始分析的RTL代码了。按照架构来看，我们首先分析cache设计。在GPGPU Core的设计中，cache出现在ICache中，图示并没有表明是否存在DCache，但作者给出的另一张slide里面现时由DCache。此外，在Core之上的ProcessorCluster和Socket中也存在L3L2和L1，如下：一些必要的Cache首先代码通过宏定义及参数计算部分地址选择部分其他地址转换宏和性能计数器宏。首先是宏定义及参数计算部分（以下的line其实就是cache line，数字8是为了计算。