weixin_41287916
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makefile

http://www.jinbuguo.com/linux/optimize_guide.html
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发布博客 2020.07.27 ·
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perl读文件

https://www.jb51.net/article/33911.htm
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发布博客 2020.07.24 ·
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makefile

创建文本文档,取名makefile#是注释第一层:显示规则#目标文件:依赖文件 .c -> .i#【TAB】指令\\递归的方式.第一个是最终目标hello:hello.o gcc hello.o -o hellohello.o :hello.S gcc -c hello.S -o hello.ohello.S :hello.i gcc -S hello.S -o hello.ihello.i :hello.c gcc -E hello.c -o h.
原创
发布博客 2020.05.22 ·
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RTL代码降低功耗的技巧

1、状态机的时候用格雷码,格雷码每次只有一个反转。2、选择二进制码的时候,原码和补码需要根据需求选择,位数适当,不要太大。3、门控时钟,编码的时候应当考虑后端工具额能否加入门控时钟。加入了门控时钟的,没加的,需要32个mux24、独热码多路器在case语句,if和状态机,实现多路器(数据选择器),输入如果是多位的总线,就会产生明显开关过程,产生额外功耗。如果用独热码,能够将未选中的总线隐藏掉,实现低功耗。把MUX变成了基本的门电路。5、除掉多余的转换读入所有的值,再进行操作,
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发布博客 2020.05.20 ·
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perl

使用内建警告信息在运行时,加上 -w¥perl -w my_program#!/usr/bin/perl/ -w#!/usr/bin/perluse wariningsuse diagnostics 如果要查看更详细的信息可以用这个use strict 强制终止程序的执行直到程序问题被解决1、会避免错误拼写2、限定变量的范围如何使用帮助文档perldoc标量$数字标量 全部为双精度浮点数$data = 10;$data = 10.00;是一样的,都会被转到双精度浮点较长的
原创
发布博客 2020.05.13 ·
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fpga 按键消抖

按键的原理图:
原创
发布博客 2020.04.18 ·
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I2C总线的UVM验证

AHB总线:非常快速的传输速率APB总线:速度比其他串行总线要高I2C,UART速率就比较慢了APB总线协议1 同步总线2 一主多从3 接口简单4 可连接其他总线5 所有操作在上升沿有效PRESTn:带有n的是低电平有效T2->T4,除了enble之外,其他不要有变化slave 可以接受读写操作的时候,给一个pready信号,这样master读写的值才是正确的...
原创
发布博客 2020.04.18 ·
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Linux_basic

man :manual ,如果不知道某个命令怎么用,就man + 命令查找cd +文件 : 进入文件夹cd ~ :回到home/user/directoryls :list the directory and files 查找文件夹ls -a :所有的文件,文件夹都可以显示出来。ls -l :把文件夹的读写属性都打印出来,可以简写成llll -a:把隐藏的文件都列出来...
原创
发布博客 2020.04.16 ·
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UVM笔记

验证:C、C++、system verilog 现在是主流工作:验证平台,搭平台,1、灌激励;2、收集相应;3、作比较。uvm:基于SV的验证方法学。1、提供架构;2、一套完整的库;3、一套成熟的运作机制。...
原创
发布博客 2020.04.16 ·
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STA笔记

1、clock skew偏差是两个或多个信号(可能是数据、时钟或两者)之间的时间差。例如,如果一个时钟树有500个端点,并且偏差为50ps,则表示最长路径和最短时钟路径之间的延迟差为50ps。图2-15显示了一个时钟树的示例。时钟树的起点通常是定义时钟的节点。时钟树的端点通常是同步元件(如触发器)的时钟管脚。时钟延迟是从时钟源到终点所需的总时间。时钟偏差是时钟树端点到达时间的差异一开始的时候,...
原创
发布博客 2020.03.20 ·
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实际用到的修订时序的一些方法

一个时域内的情况1、如果是1bit的信号,建立时间不够的话,可以在线路中间加一个触发器。跨时域的情况1、快->慢;单bit的情况,主要是快时域产生的信号很容易在慢时钟还没采集的时候就消失,这种情况可以采用接绳法,将这个信号当作一个“时钟”。多bit:FIFO2、慢->快;主要是担心快时钟会多重复采集信号,可以用延时+异或的方式。多bit:用FIFO。...
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发布博客 2020.03.20 ·
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现代数字通信笔记

第二章 带通信号的表示方法p<x,y> = 1/2 Re<xl,yl>带通信号的相关系数等于0,只能保证低通信号的实部等于0.
原创
发布博客 2020.03.14 ·
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硬件的加速设计方法

1、always,if-else,case assign 可以被综合,其他的都不可以被综合。使用完整的if elsecase设置default;三个条件如果不互斥 ,则会存在优先级,用parallel_case来解决A把延迟大的放在后面。单是需要兼顾前面的条件,在判断延迟大的条件的同时综合判断其他的。...
原创
发布博客 2020.03.14 ·
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FPGA时序

原创
发布博客 2020.02.28 ·
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深度解析create_clock与create_generated_clock的区别

深度解析create_clock与create_generated_clock的区别吾爱IC社区将用本文为各位揭秘create_clock与create_generated_clock之间的联系和区别,为何要单独create一个generated_clock,以及这两种方式create的clock,它们clock之间的联系以及timing check。create_generated_cloc...
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发布博客 2020.02.27 ·
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一些方便的Tcl语言

保存wave文件和加载wave文件先选中需要保存的波形再设置
原创
发布博客 2020.02.25 ·
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vivado FFT IP核中文翻译版本

发布资源 2020.01.30 ·
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verilog学习-function

p=s?a:b verilog条件判断语句 s为1 将a赋值给p s为0 将b赋值给p
原创
发布博客 2019.09.19 ·
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学习chirp信号笔记

原创
发布博客 2019.09.06 ·
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verilog组合电路设计

因为还有其他情况,所以default一定要加。二四译码器
原创
发布博客 2019.09.06 ·
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