FPGA_verilog学习1_verilog模块的模板 1.一个简单的与-或-非门电路module aoi( a, b, c, d, f); input a,b,c,d; output f; wire a,b,c,d,f; //////////////////////////////////////////////////////////////////////用assign持续赋值语句定义//assign 语句一般用于组合逻辑的赋值,称为持续赋值方式。赋值时,只需将逻辑表达式