ddr传输 pl ps_ZYNQ_PL与PS的DDR交互

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ZYNQ7000系列中PS端与PL端的通信都是通过AXI总线进行连接的,利用好AXI协议是PS与PL交互的基础,因此设计这个实验来进一步了解两者间的通信。

1.实验目的

PL端通过AXI协议访问PS端的DDR内存,其中包括往DDR写数据,以及读取DDR内部的数据。

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图 1 实验框图

2.如何实现

看起来实验目的很简单,但是对于像我这样的初学者而言那还是有很多的问题的。例如:

1.芯片内部硬件怎么连接(好比两个人打电话,总得知道电话号码才能交流)

2.谁是主机谁是从机(好比两个人打电话,谁打给谁)

3.什么时候发数据,什么时候读数据,总不能在别人还没存好数据的时候读吧(比如两个人打电话,一个人在睡觉,怎么都打不通吧)

3.设计思路

针对上述3个问题,来设计总的思路,这样能有条理的实现总体的功能。

4.芯片内部硬件连接

ZYNQ中有9个AXI总线(如图 1),其中包含4个General-Purpose Ports(AXI_GP),主要是一些常用的通信,位宽为32位,4个High-Performance Ports,高速的通信,位宽为64位,还有一个AXI_AXP这个我不太了解,不过位宽也是64位。

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图 2 ZYNQ示意图

从图 2中可以看出访问DDR3的接口有三条①、②、③条接口,其中PL的访问有两条,分别为①和③,为了简单我们选个③,如果有兴趣可以使用③来写,①来读的操作,这样能更好的理解两者间的交互。

5.从机与主机

这个简单的理解就是图 2中的箭头,箭头连接的一段为从机,没有连接的一段为主。例如AXI_HP接口,主机就是PL,而箭头连接的一段是PS,那么PS就是从机。

6.读写时序的控制

主要的问题集中于PL什么时候写数据;PL什么时候读数据。简单的一种控制就是PL自己控制,例如先写5个数据,在读5个数据,为了增加点难度,我们可以这样设计,用PS来通知PL什么时候写,什么时候读。那么又涉及到了两者的通信,而这种通信就比较普通,不是内存的控制,具有普适化的意义,这里使用AXI_GP来进行通信,以PS为主机。

注:PS发数据是走红色的路还是蓝色的路是由其地址决定的

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图 3 PS发命令的端口

7.总结

最后我们使用AXI_GP接口来控制读写,其中PS为主机;用AXI_HP接口来进行DDR3数据的输入与输出,这时PL为主机。

8.程序设计流程图

流程图包含PS部分和PL部分。

9.PS部分流程设计

PS端的程序,我们采用轮训的方式进行读写命令完成的获取,也就是PS端不停地读取PL端是否写完,以及是否读完的命令。后续可以拓展为采用中断的方式进行读写控制。

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图 4 PS端流程图

10.PL部分流程设计

PL端AXI_HP的流程如图 4所示,一个简单的状态机来完成数据的读写,此时PL为主机。

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图 5 PL端AXI_HP的状态机

PL端AXI_GP的流程图如所示,也是一个简单的状态机,但是此时PL是从机,PS是主机,PS发出读取(是否写完或者是否读取)的状态,PL将此时的状态返回给PS端,让PS来进行判断是否需要进行下一步操作。

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图 6 PL端AXI_GP的状态机

11.程序设计

首先,设计FPGA端的程序。有几个注意点:

  1. PL端的逻辑一般都是先仿真,然后进行板级调试,如果仿真没过,那么下载到板子上肯定不过(仿真很重要)。

  2. ZYNQ-7000的AXI协议不是和ARM一样严格遵守的,有些端口是没有用到的如图 7,但是响应这些一定要按协议来。

这里可以简单的想一下,PS端的DDR怎么能用PL来仿真呢?我能想到的解决方法有2个(欢迎提供更多的方法):

  1. 在PL端利用ddr的ip核选择AXI模式进行仿真,操作比较麻烦,同时仿真时间长,但是参考价值高

  2. 就在PL端用一个带AXI4总线的bram进行仿真,比较简单,但是参考价值低

为了偷懒,我这边就用方法2来仿真。这个IP中有些端口也是没有用到的

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图 7 axi_bram s_axi_awlock端口

根据4.2中的流程图,以及5中的分析,自己编写axi协议后,得到仿真图如图 8 AXI_HP的仿真,采用AXI INCR突发模式,突发大小为8个字节,突发长度为2。突发的地址是根据ZYNQ中的硬件地址来的如图 9,采用32’h0008_0000为起始地址(仿真的起始地址是0)。

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图 8 PL端的AXI_HP仿真图

那么往ddr3写数据的地址应该怎么确定呢?图 9中可以看到AXI_HP可以用的地址,我用的起始地址是32’h0008_0000。

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图 9 PS的地址映射

这里有个问题可以想一下,PS端的程序也是跑在DDR3里面的,那么怎么才能使得PL端访问的地址与程序跑的地址不冲突呢?(这个可以在评论中给点意见)

我这里的解决方案有两个:

  1. 简单的就是写的地址与程序的地址不一样就好了

  2. 就是在PS端分配好内存用来写ddr,然后将这个地址的起始地址发给PL,这样肯定不会有冲突(也许xilinx dma那个ip核就是这么干的吧)

同样为了偷懒,我采用第一个方法,那么怎么知道程序跑的地址呢?

在SDK的工程里面有个lscript.ld里面有许多地址的信息如图 10,图 11。可以看到这边的地址是从100000开始的,所以我用的地址不在这里。

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图 10
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图 11

12.程序验证结果

因为熟悉了一点AXI协议,就自己写了个AXI通信的模块,然后实现了PL与ddr的通信,以及PL与PS的通信。

本来用黑金zynq7020的板子验证的,结果电源模块坏了,找客服修说过保了,就不能修了,哎,好可惜。。。。。。。。。。。应该是二极管击穿导致的。

于是接了个ZCU102的开发板来测试这个程序,不过原理都是一样,只是代码上的地址可能要改一下。

写数据结果如图 12

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图 12 写数据

读数据结果如图 13

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图 13 读数据

上述读写的结果一致,完成了本次实验,这次实验中最重要的部分就是对AXI协议的理解。

参考资料

  1. xilinx.com/support/docu ug585 zynq7000的说明书

  2. xilinx.com/support/answ 解决时钟分配报错

  3. china.xilinx.com/suppor xilinx axi协议

  4. static.docs.arm.com/ihi arm axi协议

附录

Block Design如图 14 这个是ZCU102的,如果是zynq-7000.只要把中间的换了就好。

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图 14 Block Design

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