本文探讨了全加器的构造原理，指出其可通过异或门和进位逻辑实现。对于已设计好的加法器，原变量和反变量运算均能得出正确结果。此外，介绍了浮点数运算的步骤，包括浮点乘法、除法、加法和减法，并展示了浮点运算器的逻辑结构。同时，讨论了CPU缓存效率和平均访问时间的计算方法，以及存储器组织方式如顺序和交叉存储对总线传送周期的影响。最后，详细分析了CRT显示器的缓存容量、字符发生器ROM容量以及缓存与屏幕显示位置的对应关系，并阐述了控制缓存访问与屏幕扫描同步所需的计数器及其分频关系。
一、分析题
1． 全加器可由异或门及进位逻辑电路组成，根据这种说法对不对? 为什么？
表 全加器真值表
可以设计利用原变量或反变量进
行运算的加法器。进而可以推测，对已设计好的加法器，用原变量运算和反变量运算都是一样的。
【答案】对已设计好的加法器，用原变量运算和反变量运算都能得到正确的结果。换句话说，用原变量设计好的加法器，如果将所有的输入变量和输出变量均变反，那么该加法器就能适用于反变量的运算。因为该加法器把逻辑输入信号都反相所产生的功能仍然在这个集合之中，这可以用真值表来说明：
2． 浮点数四则运算的基本公式如下：
其中
.
算器的逻辑结构图。
【答案】浮点乘法和除法相对来说比较简单，因为尾数和阶码可以独立处理：浮点乘法只需对尾数作定点乘和阶码作定点加，而浮点除法只需对尾数作定点除和阶码作定点减即可。不论乘法和除法，需将结果规格化。
浮点加减法较复杂，原因在于尾数相加或减之前必须对阶。为此，将较小的阶码X 。
对应的尾数
右移
位以得到一个新的尾数
.
这样就能与
进行运算。因
此浮点加减法需要四步运算：
第 2 页，共 29 页
试画出浮点运
(1)计算(2)将
(3)计算
移
； (定点减法)位以形成.
； (定点加法或减法)
(4)将结果规格化。
图为浮点运算器的结构图。该运算器由两个相对独立的定点运算器组成。阶码部件只进行加、减操作，
实现对阶(求阶差)和阶码加减法操作部件完成。寄存器
尾数部分可进行加、减、乘、除运算，
并与阶码部件协同完成对阶和规格化等功能。尾数的加、减由加法器完成，尾数乘除由高速乘除
和积商寄存器本身具有移位功能，以便完成对阶和规格化等操作。
图
3． CPU 执行一段程序时，cache 完成存取的次数为3800次，主存完成存取的次数为200次，已知cache 存取周期为50ns , 主存为250ns ，求cache-主存系统的效率和平均访问时间。
【答案】cache 的命中率
cache-主存系统效率e 为
平均访问时间
为
4． 设存储器容量为32字，字长64位，模块数m=4, 分别用顺序方式和交叉方式进行组织。存储周期T=200nS, 数据总线宽度为64位，总线传送周期各是多少？
【答案】信息总量：q ：64位x4=256位顺序存储器与交叉存储器读出4个字的时间分别是：
第 3 页，共 29 页
问顺序存储器和交叉存储器的带宽
则顺序存储器带宽为
交叉存储器带宽为
5． 某CRT 显示器可显示128种ASCII 字符，每帧可显示80字×25排；每个字符字形采用7×8点阵，即横 向7点，字间间隔1点，纵向8点，排间间隔6点；帧频50Hz ，采取逐行扫描方式。问：
(1)缓存容量有多大？
(2)字符发生器(ROM )容量有多大？
(3)缓存中存放的是字符ASCII 代码还是点阵信息？ (4)缓存地址与屏幕显示位置如何对应？
(5)设置哪些计数器以控制缓存访问与屏幂扫描之间的同步? 它们的分频关系如何？ 【答案】CRT 显示器缓存与屏幕显示间的对应关系： (1)缓存容量(2)ROM 容量
(3)缓存中存放的是待显示字符的ASCII 代码。
(4)显示位置自左至右，从上到下，相应地缓存地址由低到高，每个地址码对应一个字符显示位置。
(5)①点计数器(7+1): 1分频(每个字符点阵横向7个点，间隔1个点)。
②字符计数器(80+12): 1分频(每一水平扫描线含80个字符，回归和边缘部分等消隐段折合成12个字符 位置)。
③行计数器(8+6): 1分频(每行字符占8点，行间隔6点)。 ④排计数器(25+10): 1分频(每帧25行，消隐段折合为10行)。
6． 某机字长16位，使用四片74181组成算术/逻辑运算单元，设最低位序号标注为第0位。
(1)写出第5位的进位信号(：6的逻辑表达式； (2)估算产生
所需的最长时间；
(3)估算最长求和时间。
【答案】(1)组成最低四位的74181进位输出为
为向第0位进位
其中
.
所以
(2)设标准门延迟时间为T , “与或非”门延迟时间为1.5T ，产生
第 4 页，共 29 页
的路径应当从74181最下
扫一扫
2632
被折叠的 条评论
为什么被折叠?
到【灌水乐园】发言
